VHDL - hloupe otazky

[Petr Tomasek]

On Thu, Jan 02, 2014 at 12:36:07AM +0100, balu at home wrote:
> hlupe otazky nie su :-)
> 
> Ako pisal kolega David, klucove slovo je stavovy automat, alebo anglicky 
> state machine.

Coz je presne to, co kolega sam navrhoval (akorat nevedl, jak se tomu spravne
nadava), viz:

"Napada me udelat si process s citacem do 19 a pomoci CASE a WHEN pro
jednotlive byte vzdy udelat spravnou udalost (povolit prijem, zapsat do
registru, zvysit citac o 1)"

:-)

P.T.