Novy(?) rychly binarni citac pro pomala FPGA (bez carry, jako Actel) -- prosba o kritiku

[Marek Peca]

> mozno mi nieco unika, ale co robi tento citac rychlejsi ako "klasicka" 
> synchronna architektura kde je D dalsieho bloku napajane z Q vystupu 
> predchadzajuceho bloku?

Pokud Te dobre chapu, tak citac, kde D je _primo_ na Q (popr not Q, ale ne 
nutne) predchazejiciho, je posuvnej registr -- aby to citalo, tak 
zapojenej do smycky -- to je bud Johnsonuv citac (sezere 2^(n-1) DFF) nebo 
obyc one-hot citac (2^n DFF).

Tohle je sice o to jedno hradlo pomalejsi, ale sezere to jen O(n) 
dlazdicek. Je to zrejme?

Pokud jsi myslel klasicky synchronni citac, tak tam D neni az tak uplne 
napajene z Q predchoziho -- musi tam byt uz nejaka kombinacni logika. A v 
klasickych sync. citacich se nevyhnes situaci, kdy tento kombinacni 
stromecek pocita funkci z cele sire vsech Q1...Qn. V tom je ten malej, ale 
hlavni rozdil -- ze tady je jen a pouze DVOUvstupej AND. Misto n-vstupeho.


Zdar,
Marek