Re: Jak zacit s FPGA
hutta.j na seznam.cz
hutta.j na seznam.cz
Středa Červenec 4 11:38:19 CEST 2012
Je nekde na netu prehledne srovnani moznosti jednotlivych rodin FPGA,
predevsim Spartan 3, 3E, 3A, 3AN, 6 .. a jim podobnym obvodum . Tedy obvodu,ktere lze pajet jeste rucne a nestoji stejne jako ojete auto.
Hutta
> ------------ Původní zpráva ------------
> Od: milger <milger na pobox.sk>
> Předmět: Re: Jak zacit s FPGA
> Datum: 04.7.2012 11:08:02
> ----------------------------------------
> < > Nebo jak se konfiguruji veci vazane na konkretni obvod , treba jak <
> > nakonfuguruji vstupy u Spartana jako dferencialni?
> ak synchr. riesenie nevyhovuje, Spartan 6 ma primitivu:
> IBUFDS and IBUFGDS
>
>
> Milan
>
> On 4. 7. 2012 10:31, hutta.j na seznam.cz wrote:
> > Ja tedy nejsem ani amater, presto se zeptam.
> >
> > Ma predstava o obvodu Slope control je trojbran do ktereho vstupuje
> > IN_S, vystupuje z nej OUT_S a dale je do nej priveden signal SC.
> > Pricemz by to cele melo fungovat
> >
> > if ((rising_edge IN_S) and SC=1) then OUT_S=1
> > else OUT_S=0
> > if((falling_edge IN_S) AND SC=0) then OUT_S=1
> > else OUT_S=0
> >
> > Ten kus kodu,ktery zde byl uveden ale nedela to same, ten podle meho
> > bere nabeznou nebo sestuponou hranu hodin a podle toho pak cosi cinni,
> > Coz neni to same, jelikoz mnou papsany trojbran by mel fungovat i bez
> > hodin nebo rychleji nez hodiny, kdezto hohle je vazano na hodiny.
> >
> > Ale jak rikam nejsem v tomto oboru ani anamter, presto me tozajima :-)
> >
> > Hutta
> >
> >
> >
> >
> >> ------------ Původní zpráva ------------
> >> Od: František Burian <BuFran na seznam.cz>
> >> Předmět: Re: Re: Jak zacit s FPGA
> >> Datum: 04.7.2012 09:42:54
> >> ----------------------------------------
> >> Zdravíčko,
> >>
> >> Jsem sice amatér ve VHDL ale pokud mě logika věci neklame, do
> >> deklarace
> >> Process by se měly pouze psát asynchronní signály. Já bych tam tedy
> >> napsal jen
> >> process(clk,IN)
> >>
> >> cituji VHDL Cookbook strana 4-4:
> >>
> >> The sensitivity list of the wait statement specifies a set of signals to
> >> which the process is sensitive while it is suspended. When an event
> >> occurs
> >> on any of these signals (that is, the value of the signal changes),
> >> the process
> >> resumes and evaluates the condition. If it is true or if the
> >> condition is
> >> omitted, execution procedes with the next statement, otherwise the
> >> process
> >> resuspends. If the sensitivity clause is omitted, then the process is
> >> sensitive to all of the signals mentioned in the condition
> >> expression. The
> >> timeout expression must evaluate to a positive duration, and
> >> indicates the
> >> maximum time for which the process will wait. If it is omitted, the
> >> process
> >> may wait indefinitely.
> >>
> >> jaký má význam tam napsat všechny signály, včetně výstupních ?
> >>
> >> S pozdravem,
> >>
> >> F. Burian
> >>
> >> < ------------ Původní zpráva ------------
> >> < Od: milger <milger na pobox.sk>
> >> < Předmět: Re: Jak zacit s FPGA
> >> < Datum: 04.7.2012 08:35:29
> >> < ----------------------------------------
> >> < napr takto:
> >> < < process(clk, IN_S, in_d1, in_d2)
> >> < begin
> >> < if rising_edge (clk) then
> >> < in_d1<= IN; --synchronizacia na hodiny
> >> < in_d2<=in_d1; --oneskorenie
> >> < if ((in_d1='0')and(in_d2='1')) --dobezna
> >> < ...;
> >> < end if;
> >> < if ((in_d1='1')and(in_d2='0')) --nabezna
> >> < ...;
> >> < end if;
> >> < end if;
> >> < end process;
> >> < < Milan
> >> < < On 3. 7. 2012 15:40, Posel Liptakov wrote:
> >> < > Dekuji vsem za reakce.
> >> < > S zabudanim nemam problem, spise naopak zabudam i to co bych si
> >> rad < > pamatoval :-)
> >> < >
> >> < > Aktualne se snazim prijit na veci jako.
> >> < > jak ve VHDL napisu neco jako Slope control, tedy obvod,ktery
> >> podle < > stavu vstupu control bude na vystupu reagovat na nabeznou
> >> nebo < > sestupnou hranu na vstupu?
> >> < > Nebo jak se konfiguruji veci vazane na konkretni obvod , treba
> >> jak < > nakonfuguruji vstupy u Spartana jako dferencialni?
> >> < >
> >> < > Martin
> >> < >
> >> < >
> >> < >
> >> < >
> >> < >
> >> < > no pokial ste zaciatocnik tak uplne prva vec ktoru musite urobit
> >> je < > zabudnut na vsetky hradla a na to ako sa veci lepia dokopy z <
> >> > diskretnych hradiel. Pokial sa nebavime o velmi specialnych < >
> >> aplikaciach tak FPGA sa programuju v jazyku ktory popisuje hardware <
> >> > (napriklad to VHDL) a o implementaciu na uroven logiky sa stara < >
> >> kompilator a ostatne nastroje. Na mensie veci pouzivam Spartan 3An <
> >> > 400k a miesta je tam az prekvapujuco vela. Na to co ste popisali
> >> bude < > velmi pravdepodobne stacit aj ten 50k. Robi sa to tak ze sa
> >> napise < > dizajn, date to skompilovat do velkej verzie, uvidite
> >> kolko zdrojov to < > potrebuje a vyberiete najblizsi vhodny vacsi
> >> cip. Podla toho ako < > rychlo chcete aby to bezalo moze stacit aj
> >> cip naplneny na 95% ale < > moze sa stat ze pre vyssie rychlosti to
> >> nenamapujete ani pri 50% < > naplneni. b. On 6/29/2012 13:22, Posel
> >> Liptakov wrote: >/Dobry den, < > />/v jednom projektu budu nejspise
> >> muset pouzit FPGA, snazim se do < > />/problematiky trochu
> >> proniknout, ale popravde v tom plavu jak lodni < > delo />/bez lode.
> >> />/Kdysi jsem dostal darem vyvojovou desku Spartan < > 3A od AVNET <
> >> >
> >> />/http://www.files.em.avnet.com/files/177/xlx_s3a_evl_ug_rev2_112008.pdf
> >> < > />/vytahl jsme ji ze skrine, oprasil a nainstaloval webpack ISE
> >> 14.1, < > />/objednal jsem JTAG programator a v mezi case si trochu
> >> hraji s < > "ISE". />/Nyni jsme ve stavu kdy dokazu v VHDL napast
> >> hradlo nebo z < > templates />/prepsat citac, Prelozim a s trochou
> >> usili a stesti se mi < > podari vysledek />/odsimulovat v PC. />/Dale
> >> ovsem tak trochu tapu a < > nevim jak dal? />//>/- chybi mi nejaky
> >> komplexnejsi tutorial v kterm < > by se slo od meho hradla />/k
> >> nejakemu komplexnejsimu projektu />/- < > chybi mi vzorovy navrh hw z
> >> ktereho bych videl minimalisticke < > />/doporucene zapojeni Smartan
> >> 3A, idelane j SPI FLash a i bez Flash a < > s />/nahravanim dat z MCU
> >> />/- chybi mi nejaky dotazenejsi kurz VHDL, < > zatim jsme zvlasne v
> >> cestine />/nasel jen pokusy ,ktere skoncili drive < > nez zacaly />/-
> >> chybi mi predstava co jeste jde narvat do Sparran 3A < > 50k nebo
> >> 200k, />/neumim si pod poctem hradel v obvodu predstavit nic < >
> >> konkretnejsiho, tedy />/me predstavy konci u desitek hradel :-) < >
> >> />//>/To ceho bych rad v tomto konkretnim pripade dosahl je zhruba. <
> >> > Zakladni />/blok, dva 32bit citace pospojavane nejakou logikou,
> >> jedna < > />/programovatelna delicka hodin 1,2,4,8, takovych bloku
> >> potrebuji 8. < > Plus />/nejake seriove nebo 8bit paralelni rozhrani
> >> pres ktere budu < > moci />/nastavovat delicky a cit respektive
> >> nastavovat citace. />/V < > pripade rozhrani vubec nemam predstavu
> >> jak na to. />/Cekal jsem, ze < > soucasti ISE bude knihovna
> >> "hotovych" rozhrany, jako I2C, />/SPI, CAN < > atd. ale nic jsem
> >> nenasel, respektive nasel jsem IP (k memu />/velkemu < > prekvapeni
> >> to neni protokol , ale Intellectual Property < >
> >> />/<http://www.xilinx.com/products/intellectual-property/>) kde < >
> >> nejspise />/lze takoce veci koupit. />//>/Zkratka uvitam kazde < >
> >> doporuceni a odkaz jak zacit />//>/Martin < >
> >> />//>//>/_______________________________________________ />/HW-list <
> >> > mailing list - sponsored by www.HW.cz <http://www.HW.cz> />/Hw-list
> >> na < > list.hw.cz <http://list.hw.cz/mailman/listinfo/hw-list> < >
> >> />/http://list.hw.cz/mailman/listinfo/hw-list />//
> >> < >
> >> < >
> >> < > _______________________________________________
> >> < > HW-list mailing list - sponsored by www.HW.cz
> >> < > Hw-list na list.hw.cz
> >> < > http://list.hw.cz/mailman/listinfo/hw-list
> >> < < < < < _______________________________________________
> >> HW-list mailing list - sponsored by www.HW.cz
> >> Hw-list na list.hw.cz
> >> http://list.hw.cz/mailman/listinfo/hw-list
> >>
> >>
> >>
> > _______________________________________________
> > HW-list mailing list - sponsored by www.HW.cz
> > Hw-list na list.hw.cz
> > http://list.hw.cz/mailman/listinfo/hw-list
>
>
> _______________________________________________
> HW-list mailing list - sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
>
>
Další informace o konferenci Hw-list