obsluha pameti - VHDL

[Jan Waclawek]

>Aha napadlo mì posílat ten signál pøímo z DA pøevodníku na monitor, ale 
>to takhle nepùjde. 

Samozrejme, ze to pojde, ak ten monitor bude ten, co tam bol povodne, t.j. CRT. Krasne by bolo, keby sa dalo urobit laserom a zrkadlami s mechanickym vychylovanim (galva), ale obavam sa, ze takto rychlo by to asi neslo (nic o tom neviem).


>Takhle by mohla být øe¹ením synchronní pamì» SRAM s 
>tím CPLD (ta mù¾e provést zápis/ètení v ka¾dém cyklu) 

To ste len tak tresli, alebo o pouziti tych syncSRAM mate aj konkretnu predstavu? 

Nemysleli ste nahodou dual port SRAM? Tie by mnohe riesili, ale tiez nie vsetko, napr. tu je jeden zo zasadnych problemov ze sa robi read-modify-write na tej istej adres.


>nebo nìjaké FPGA s 
>externí DDR. 

Detto. Podla mna je to dobra blbost.

Synchronne pamate pracuju "rychlo" na zaklade interneho paralelizmu, t.j. sa "serializuje" (v zmysle napr. 128 na 8 bit) vstup/vystup do/z relativne pomalej pamate. Vyzaduje to zapisovat/citat po relativne velkych blokoch. Striedave citanie a zapis ani nahodou. Da sa to riesit buffrovanim, ale je to uplne zbytocne, kym sa daju pouzit omnoho jednoduchsie prostriedky (rychle async SRAM).

Ak by sa narazilo na tvrdu barieru, t.j. ze jednoducho sa musi zapisat/citat viac dat nez sa v danom casovom okne da stihnut, tak musi nastupit paralelizmus trocha ineho druhu - interleaving, prip. ine "architektonicke" riesenia.

wek