obsluha pameti - VHDL

Středa Červen 15 20:27:37 CEST 2011

Vas pristup je pekny, ale po boji kazdy general, navic jsem vychazel z toho 
ze mam na podobnem designu postaveny scandoubler pro par osmibitu, jen tady 
je to vic casove naslapane.
Spartan neznam, takze zacinat s nim je pro me jit do neceho co je nejiste, 
tady jsem vychazel z osvedceneho designu a jen pridal AD cast.
ale mozna mate pravdu, nakonec skoncim na necem vykonejsim. ale protoze FPGA 
je pro me neprobadana oblast, tak nevim co cekat.

Pavel

----- Original Message ----- 
From: andrej jancura
To: HW-news
Sent: Wednesday, June 15, 2011 2:36 PM
Subject: Re: obsluha pameti - VHDL

No moc Vam neporadim, akurat si myslim, ze robit to s 95144 je trochu 
neprakticke... Ovela lahsie by sa Vam to urobilo s najmensim Spartanom, ked 
uz nic ine, mate v tom RAM-ku a PLL na zrychlenie hodin. Takze by ste mohol 
zvolit iny pristup pri navrhuju algoritmu a nie sa trapit s obmedzenym 
CPLD... Ono treba asi zvazit aj komplexnost a mat predstavu o realizacii uz 
pri vybere a navrhu hardware. Takto sa trapite a vysledok je neisty.

A.

On Wed, 15 Jun 2011 13:43:56 +0200
"Milan" wrote:
> Takze takto ,
>
> Teoreticke zadanie a rozbor:
> idete na hodinach 50MHz, tocite to na 2b.citaci takze to
>opakujete12.5MHz
> potrebujete 36*2MHz, takze na2b.citaci to pojde 18MHz
> 10ns SRAM potrebujete min. (15ns+prechodove javy na datovej
>zbernici)*2 coz mi realne vychadza 40ns, t.j 4 operacie za 40ns
>
> Teoreticky zaver:
> Je to realizovatelne! Otazka je, ci na danom HW? Nepozname cely
>navrh...
>
> Teoreticke rady:
> 1/ Ak je potrebne vyposuvat oneskorenia, u CPLD sa to da aj
>asynchronne. Napr. vystupny signal pretiahnete cez hradlo s log.
>funkciou ktora nic nemeni iba vnasa oneskorenie, tak aby to
>syntetizator nedokazal optimalizovat /napr. OR so vstupnym signalom v
>L/. Ale je to narocny sposob a vysledok sa bude po kazdom
>preroutovani menit.
> 2/ Pracujete na 25ns hodinach, lepsie bude byt co najrychlejsi /2x
>4x rychlejsi/ a jednotlive signaly nacasovat presnejsie /2x 4x.../.
>Nemusite hned prekladat oscilator, mozno bude stacit pracovat s oboma
>hranami hodin a budete 2x presnejsi /i ked neviem ci to CPLD 95144
>umoznuje/. Ono je rozdiel nieco nastavovat s krokom 25ns alebo
>12.5ns...
> 3/ Vsetky signaly na SRAM riesit synchronne. Priamy vystup z
>klopneho obvodu /neviem ako CPLD 95144 ,ale su obvody ktore ma ju
>rychly klopak priamo v IO bunke/. Tohto by som sa vyvaroval /okrem
>bodu1/ :
> -- iRAM_WR <= not vgaCTCH(0);
> -- RAM_OE <= not iRAM_WR;
>
> Teoreticky dodatok:
> Nemyslim ze sa tu najde niekto kto to lepsie napise a odladi miesto
>Vas. Ale su tu ludia co Vas aspon nasmeruju....
>
>
> Milan
>
>
>
>
> ----- Original Message ----- From:
> To: "HW-news"
> Sent: Wednesday, June 15, 2011 12:00 PM
> Subject: Re: obsluha pameti - VHDL
>
>
> rozumite tomu dobre a jak rikam na 640x480 pixel clock 25MHz to beha
>
> otazka zni, jit do rychlejsi SRAMky, nebo by sla ta obsluha udelat
>nejak
> chytrej? (myslim postup pri prevodu vektoru na rastry)
>
> druha mozna zasadnejsi jak korektne pristupovat k tech signalum pro
>SRAM,
> tzn jak to mam se mi to vubec nelibi, ale neumim to lip napsat :-(
>
> Pavel
>
>
>
>
> ----- Original Message ----- From: Milan
> To: HW-news
> Sent: Wednesday, June 15, 2011 11:42 AM
> Subject: Re: obsluha pameti - VHDL
>
>
> Ak je ta SRAM 10ns, tak na dane operacie potrebujete min.
>(15ns+prechodove
> javy na datovej zbernici)*2 coz mi realne vychadza 40ns > 36MHz???
> Ale mozno niecomu nerozumiem a mozem sa aj mylit...
>
> Milan
> ----- Original Message ----- From: Milan
> To: HW-news
> Sent: Wednesday, June 15, 2011 11:27 AM
> Subject: Re: obsluha pameti - VHDL
>
>
> Nie celkom rozumiem, 4 operacie /4cykly/ s SRAM rychlostou 36MHz?
>Aka je ta
> SRAM rychla?
> Mozno by bol dobry zdrojak...
>
> Milan
> ----- Original Message ----- From: hw na itherm.cz
> To: Hw-list na list.hw.cz
> Sent: Wedn esday, June 15, 2011 10:45 AM
> Subject: obsluha pameti - VHDL
>
>
> kdyz je tady takovy klid, tak mi snad nekdo pomuze pri boji s CPLD,
>VHDL,
> SRAMkou.
>
> resim zarizeni ktere prevadi vektorovy obraz na klasicky VGA.
>(vstupem je
> X,Y, jas, vystup VGA)
> v zarizeni je CPLD 95144, ram AS7C34098A, rychle AD prevodniky.,
>oscilator
> na 50MHz pripadne 80MHz
>
> podarilo se mi nejak odladit zdrojak pro generovani 640x480 pri 60Hz
> chtel bych se ale presunout na 800x600 pri 56Hz
>
> to co mi nejde je jak ciste vyresit rizeni te SRAM aby se vse
>stihalo a
> stihala to i SRAM
>
> delaji se totiz 2x2 veci:
> - cte se z ram pro VGA
> - maze se snimek kam se bude priste kreslit (tyto dve operace se
>dalaji na
> stejne adrese, jen v hornich/dolnich 8 bitech)
> - cte se obsah na adrese podle AD
> - zapis uje se podle AD (cteni je nutne z duvodu toho ze pro pixel se
>pouziva
> vzdy jen polovina byte)
>
> 640x480 ma pixelclock 25MHz, 800x600 ma uz pixelclock 36MHz
>
> neporadi nekdo jak obsluhovat tu SRAM? zdrojak ve VHDL muzu klidne
>prilozit
>
> Pavel
>
>
>
>
>
>
>
> _______________________________________________
> HW-list mailing list - sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
>
>
>
> _______________________________________________
> HW-list mailing list - sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
>
>
>
> _______________________________________________
> HW-list mailing list - sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.c z/mailman/listinfo/hw-list
>
> _______________________________________________
> HW-list mailing list - sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
> _______________________________________________
> HW-list mailing list - sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list

_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list na list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list 