Xilinx FPGA s DDR2

[Jan Kral]

Tohle me privadi ted na dalsi otazku: kdyz zacnu zapisovat na adresu BANK=0, ROW=0 a COL=1 tak kam zapise MIG to dalsi slovo? Na ROW=1, COL=0 ? Predpokladam, ze co se cteni tyce plati stejne pravidla.

Diky JK

> 
> Ano adresa musí být o dva vyšší. První slovo ze zapíše na BANK=0, ROW=0
> a COL=0, zatímco druhé na COL=1. A adresa je vlastně vektor BANK, ROW a
> COL za sebou.
> 
> OH
> 
> Dne 29.7.2011 8:01, Jan Kral napsal(a):
> > Diky za odpoved,
> >
> > takze kdyz zapisuji, musim dat jako dalsi adresu o 2 vyssi nez byla
> prvni, kdyz chci samozrejme data zapsat za sebou? Nebo je to tak ze na
> kazde zadane adrese jsou ulozeny jakoby 4 slova D0-3?
> >
> > S pozdravem JK
> >
> >> DDR paměti mají obecně velkou propustnost, ale musí se do nich
> >> přistupovat po blocích. Tzn, že se najednou zapíše 4-8 slov. Adresu
> si
> >> řadič (nebo lépe řečeno samotná paměť) inkrementuje sama. Tzn. že
> slova
> >> D0D1 se zapíšou na adresu 0 a slova D2D3 na adresu 1. Ta šířka slova
> se
> >> dá nakonfigurovat i na jiné velikosti (tedy u Spartana 6 u Virtexe 5
> si
> >> nejsem jistý).
> >> Doporučuji rozchodit simulaci, protože model DDR2 paměti během ní
> >> vypisuje různé ladicí informace, takže je hned vidět, co se s pamětí
> >> děje, kam se zapisuje, co se čte atd. Na samotné ovládání MIG pak
> stačí
> >> jednoduchý stavový automat.
> >>
> >> OH
> > _______________________________________________
> > HW-list mailing list  -  sponsored by www.HW.cz
> > Hw-list na list.hw.cz
> > http://list.hw.cz/mailman/listinfo/hw-list
> >
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list