prenos 16 bitovych dat po seriovej linke

[balu@home]

no vidim to tak ze asi budu dve vlakna, jedno s datami a cs signalom a 
druhe s hodinami :-)


On Dec/22/2011 20:40, Petr Tošovský wrote:
> Abych byl jeste trosku specifictejsi tak ta app note na softwarovou obnovu bitovych hodin je zde. Vyuziva se 4 nasobneho vzorkovani vytvorene fazovym posuvem hodin v DCM bloku.
> http://www.xilinx.com/support/documentation/application_notes/xapp224.pdf
>
> Tosa
>
>
>
>
> "Petr Tošovský"<PetrTos na altopro.cz>  napsal(a):
>
>> Bitovou synchronizaci zajistuji Clock Data Recovery (CDR) obvody. Da se
>> udelat i softwarove podle app note od Xilinxu, ale je to celkem na
>> dlouhe badani. Lepsi bude podle me vyuzit transceivery v FPGA, ktere
>> zajistuji obnoveni hodin sami a i sami urcuji jednotlive ramce. Jestli
>> si dobre pamatuji, tak jsou 16 bitove, tak zbyvajici bity nad temi 12
>> bitovymi vyuzit na ovladani synchronizace. Pripadne na to jsou obvody
>> od National a dalsich
>>
>> http://www.national.com/en/interface/serdes.html#IntroducingChannelLinkIIChannelLinkIII
>>
>> Osobni zkusenost mam jen s tou softwarovou CDR od Xilinxu na 155Mbps
>> bez synchronizace ramcu, nebyla potreba.
>>
>> Tosa
>>
>>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>