Xilinx FPGA+ARM

[Petr Tošovský]

On 30.4.2010 10:45, Jan Waclawek wrote:
> To, to. Presne ako Henkel.
> A keby len to - presne ako ti praskari aj ti vyrobcovia ARMov detinsky vykrikuju: aj ja, aj ja, a moja biela je bielejsia nez konkurencna!
> Bleeee... ;-)
>    
Chapu. Tohle jsem se naucil ignorovat tim jak jsem v tom prakticky vyrustal.
>
> AVR je pouzity v priemysle aj koncovych aplikaciach, neviem ako si prisiel na to, ze nie. Tie aplikacie su samozrejme primerane "rozmeru" a podiel na trhu (nech je to slovo "trh" definovane akokolvek) je relativne maly; to vsak neznamena, ze ziadny.
>    
Jasne, spatna formulace. To jen jak si tu studenti u nas mysli ze AVR je 
alfa a omega celeho sveta, ze jsou vsude. Obvykle jsou dost zklamani, 
kdyz nekde vidi jake jsou podily na trhu. Takze ano jsou zastoupeni, ale 
urcite nepatri ke spicce, jsou ji jak Atmel, tak Microchip hodne vzdaleni.
>
> Aj ked je pravda ze v urcitom druhu zariadeni ARMy su pritomne, mne tato implikacia nepripada ako logicka.
>
> Jeden zo zakladnych tlakov v suvislosti s ARMami je v smere vyhradneho pouzitia C resp. vyssich jazykov a snaha o relativna nezavislost od hardwaru. Preco sa teda vobec venovat ARMom ako takym?
>    
Proc? Protoze je to ted in, takze je k tomu hodne podpory, hodne 
prikladu, hodne nastroju, hodne variant na vyber, zamestnavatele se na 
to ptaji u pohovoru jestli znas/neznas nebo jsi pouzival/nepouzival atd. 
A priznejme si ze zas tak spatne reseni ty ARMy nejsou. Nebo mas jine 
poznatky? Uz si nasel nejake kriticke nedostatky nebo slaba mista jako 
jsi je hledal u AVR? Urcite jich bude hodne, ale neco skutecne zasadniho.
> 1. rozdel a panuj -- to tu znamena, potiahnut ostru ciaru medzi FPGA a procesorom, aj za cenu neefektivneho spojenia medzi nimi - no ale to potom nie je o nic lepsie nez samostatne FPGA a procesor podla vlastnej volby
>    
Predpokladam ze budou mensi problemy s EMC, napajenim, navrhem PCB, 
takze proc to nezkusit. Prisne definovane rozhrani by ale urcite 
pomohlo, minimalne nezavislosti na pouzitem jadre nebo strukture logiky.
> 2. ovrstvi to -- to tu znamena, predzut nejake typove riesenia a povolit len akusi ich konfiguraciu v ramci nejakych vopred stanovenych obmedzeni - no ale to potom znamena, ze sa to da pouzit len v ramci tych typovych rieseni a teda je to vhodne len na nejake konkretne aplikacie podla volby vyrobcu
>    
Tak dalo by se ty omezeni nadefinovat jen do vyvojoveho nastroje s tim, 
ze to uzivateli hodne veci ulehci a je v pripade nutnosti mozne jet v 
RAW modu na vlastni riziko. Podobne jako asynchronni designy v FPGA.
> Ano - aspon mame pri piatku o com plano kecat ;-)
>    

Ja mam dnes volno, takze co jineho delat. :-)