Re: Xilinx VHDL?

[j.Krajinka@seznam.cz]

Pokud citac reaguje na nabeznou hranu tak mezi 1 a 2 nabeznou hranou je pri 66MHz cca 30ns ?!
Pokud by to melo fungovat musel by citac fungovat na kazdou hranu a to si nejsem jist zda v CPLD jde.

Jirka



>Pak by mělo stačit udělat čítač 1 - 3 a když je v 1 tak pin nahodit a 
když je v 2 a 3 tak shodit. Já původně myslel, že má být 7.5 ns pulz a 
pak 3*7.5ns mezera - čímž je dostáváme k jedné z nejobtížnější části 
dig. návrhu a to přesné specifikaci, co to má dělat.

OH

j.Krajinka@seznam.cz napsal(a):
> Delic kmitoctu problem neni, je to klasika, resi se prislusne "velkym" delicem.
>
> Myslel jsem to takto: Mame hodiny rekneme 66MHz a chceme signal , ktery vypada takto
>
> 15ns puls, 30ns mezera, 15ns puls, 30ns mezera,...
> Jinak receno hodiny u kterych jsme vynechali kazdy druhy puls.
>
> Jirka
>
>
>
>
>   
>> Má to být dělič kmitočtu nebo vynechávač period?
>>     
> V prvním případě bych udělal čítač a jeho výstupy přivedl na MUX.
> V druhém případě by bylo možná šlo nahodit při prvním taktu EN, při 
> druhém shodit pak nahodit atd. a pak udělat AND hodin a EN (možná ještě 
> doplnit nějak o latch, ale možná je to celé blbost). Druhá možnost je 
> vytvořit si v obvodu hodiny o dvojnásobné frekvenci a pomocí nich 
> generovat ten signál.
>
> OH
>
> j.Krajinka@seznam.cz napsal(a):
>   
>> V souvislosti s theadem o spotrebe Xilix jsem si chtel zkusit napsat v theadu zmineny vynechavac kazdeho druheho ci druheho a tretiho hodinoveho taktu, ale neuspel jsem. Skoncil jsem na chybu v synchronosti navrhu. 
>> Snad mi nekdo poradi.
>>
>> Jak spravne vytvorit process, ktery z Clk vynecha kazdy druhy hodinovy takt?
>> tzn. do procesu lezou hodiny a vylezaji stejne hodiny, jen kazdy druhy puls je vynechan.
>> Resil jsem to If na event hodin a pomocnou promenou, ale asi nejak blbe.
>>
>> Dekuji za kopanec
>>
>> Jirka
>>