Re: Xilinx VHDL?

[j.Krajinka@seznam.cz]

Delic kmitoctu problem neni, je to klasika, resi se prislusne "velkym" delicem.

Myslel jsem to takto: Mame hodiny rekneme 66MHz a chceme signal , ktery vypada takto

15ns puls, 30ns mezera, 15ns puls, 30ns mezera,...
Jinak receno hodiny u kterych jsme vynechali kazdy druhy puls.

Jirka




>Má to být dělič kmitočtu nebo vynechávač period?
V prvním případě bych udělal čítač a jeho výstupy přivedl na MUX.
V druhém případě by bylo možná šlo nahodit při prvním taktu EN, při 
druhém shodit pak nahodit atd. a pak udělat AND hodin a EN (možná ještě 
doplnit nějak o latch, ale možná je to celé blbost). Druhá možnost je 
vytvořit si v obvodu hodiny o dvojnásobné frekvenci a pomocí nich 
generovat ten signál.

OH

j.Krajinka@seznam.cz napsal(a):
> V souvislosti s theadem o spotrebe Xilix jsem si chtel zkusit napsat v theadu zmineny vynechavac kazdeho druheho ci druheho a tretiho hodinoveho taktu, ale neuspel jsem. Skoncil jsem na chybu v synchronosti navrhu. 
> Snad mi nekdo poradi.
>
> Jak spravne vytvorit process, ktery z Clk vynecha kazdy druhy hodinovy takt?
> tzn. do procesu lezou hodiny a vylezaji stejne hodiny, jen kazdy druhy puls je vynechan.
> Resil jsem to If na event hodin a pomocnou promenou, ale asi nejak blbe.
>
> Dekuji za kopanec
>
> Jirka