FPGA Ethernet interface s 88E1111

[Petr Tošovský]

No prave ze ta periferie byla ode me a protoze jsem se nechtel ucit OPB 
sbernici, tak jsem pouzil meziclanek, ktery OPB prekladal na celkem 
jednoduchou paralelni sbernici. Kdyz jsem po celem dni badani za ktery 
jsem stihl jen 8 kompilaci (protoze jedna trvala 30 minut) dosel k tomu, 
ze jsem mel jen prehozene poradi bytu v 64bitovem slove a navic jeste 
byty zrcadlene, tak jsem si rikal, ze tohle neni pro moje nervy.
Navic kdyz jeste kompilace nedela verifikaci kodu na nejnizsi urovni 
hned na zacatku, takze o chybejicim stredniku se dozvim po 15 minutach 
kompilace na coz prijdu az za 30 minut, protoze jsem vedel ze mam na tu 
dobu klid ... no to se na me nezlobte, to snad vyvojari IDE nemuzou 
myslet vazne.
Ale je pravda, ze nekolik verzi ISE a EDK od te doby vyslo, tak bych se 
na to mohl podivat znovu.
Ale zpatky k problemu, skutecne bych chtel fixni pakety ve kterych se 
budou jen menit data a CRC, nic jineho. EDK prozatim jeste necham az 
jako druhou moznost.

Tosa


Ondrej wrote:
> Obávám se, že udělat to čistě ve VHDL je vyloučeno. Možná ještě tak v 
> C bez knihoven. Koneckonců doporučuji ke studiu jádro od Xilinxu 
> "Ethernet Lite OPB".
> I když kdyby se tam udělalo hodně věcí "natvrdo" tak by to možná šlo.
> IMO není SoftCPU zas taková hrůza. Na CPU se dá spolehnout (obvykle), 
> periferie je otázkou od koho ji máte a základní propojení se otestuje 
> v ModelSimu a pak už je to jen obyčejné programování v C a to je 
> oproti VHDL lahoda. Ale zase zaplácnout půlku FPGA kvůli poslání pár 
> byte by mi bylo také proti srsti ;-)
>
> OH
>
> Petr Tošovský napsal(a):
>> SoftCPU jsem se chtel prave vyhnout, protoze me od doby co jsem s tim 
>> jednou musel pracovat jima hruza kdyz si predstavim ze bych to musel 
>> pouzit. Clovek nevi jestli je chyba v CPU, jeho kodu, periferii 
>> kterou si vytvoril nebo pouze jejiho pripojeni na sbernici procesoru. 
>> Navic podpora z hlediska IDE celkem hrozna.
>> Proste mi to nesedlo a rikam si, ze dostat par byte do PHY neni ukol 
>> pro kompletni CPU a TCP/IP stack.
>> Pokud me to k tomu SoftCPU donuti, tak alespon vim ceho se drzet, diky.
>>
>> Tosa
>>
>>
>> Ondrej wrote:
>>> Když jsem já chtěl rozchodit TCP/IP na Virtexu tak bylo třeba toto:
>>>
>>> Na HW část tam byl nějaký čip (asi jsou kompatibilní navzájem).
>>> Na FPGA se implementovalo jádro "Ethernet MAC" (od Xilinxu je 
>>> osekaná verze zdarma, něco je i na OpenCores).
>>> Pak na procesoru co byl na tom FPGA bylo třeba implementovat 
>>> knihovnu lwIP a základní OS (ten asi kvůli časování a sdílení 
>>> prostředků nebo tak).
>>> Pak už se jen volaly v C příslušné fce.
>>>
>>> V EDK od Xilinxu se to naklikalo a bylo - uživatel byl skoro od 
>>> všeho odstíněn, ale rozchodit to ručně by by mohl být celkem 
>>> "záhul". Ale takhle obecně těžko říci.
>>>
>>> OH
>>>
>>> Petr Tošovský napsal(a):
>>>> Zdravim vsechny,
>>>> mam za ukol zprovoznit PHY 88E1111 do stavu kdy budu moct odeslat a 
>>>> prijmout UDP paket na/z konkretni adresy. Poradil by mi nekdo jak 
>>>> do toho? Predstavuji si, ze bych do PHY zapsal finalni podobu 
>>>> paketu, zadne jine vrstvy do FPGA implementovat nechci. Podle 
>>>> vyrobce je na desce PHY zapojene tak, ze podporuje MII, GMII, RGMII 
>>>> a SGMII.
>>>> Podrobnejsi informace si k tomu teprve budu dohledavat, jen by me 
>>>> spis zajimal uvod od nekoho kdo neco podobneho dela co vse si mam 
>>>> pohlidat a co me ceka. Predpokladam, ze v PHY se museji nastavit 
>>>> registry a pak uz bych mel jen manipulovat s pakety pres standardni 
>>>> rozhrani. Ktery mod si zvolit a proc? Omezuje nejaky mod MAC/PHY 
>>>> rozhrani moznosti komunikace po Ethernetu?
>>>> Predem diky
>>>>
>>>> Tosa
>>>> _______________________________________________
>>>> HW-list mailing list  -  sponsored by www.HW.cz
>>>> Hw-list@list.hw.cz
>>>> http://list.hw.cz/mailman/listinfo/hw-list
>>>>
>>>
>> _______________________________________________
>> HW-list mailing list  -  sponsored by www.HW.cz
>> Hw-list@list.hw.cz
>> http://list.hw.cz/mailman/listinfo/hw-list
>>
>