Xilinx ISE ... to snad nemuzou myslet vazne

[Daniel Valuch]

hehe vesele... skuste napisat do Xilinxu co si o tom myslia.
Mam podobnu skusenost s kartami do LHC. Vsetko bezalo, po case bolo 
treba opravit nejaky bug, zmenil sa jeden signal a dizajny ktore predtym 
zaberali 20% fpga sa tam zrazu nezmestili. Zistili sme ze to bol bug v 
novej verzii ISE ktory sa snazil mapovat pamate do registrov. Navrat ku 
starsej verzii to vyriesil...
b.


Lukáš Grepl wrote:
> Zdravím konferenci,
> 
> chci se s vámi podělit o jednu čerstvou zkušenost.
> 
> Tak si tak upravuju jeden starší design pro XCR3256 a nejednou se to 
> začne chovat po jedné minoritní úpravě oprvadu velmi zvláštně - nedělá 
> to vůbec nic, na pinech jsou naprosto neočekávané úrovně, dokonce na 
> vstupech to generuje tvrdé logické úrovně apod.
> 
> Po počátečním zmatení a chvíli bádání jsem našel v hloubi logu zapadené 
> nenápadné varování, cituji:
> 
> Fitting...
> .................................................................
> WARNING:Cpld:1083 - Unable to meet pin assignments, ignoring all pin
>     assignments.
> ................................
> ...o
> Design DDS has been optimized and fit into device XCR3256XL-7-TQ144.
> 
> No vlastně proč ne, vždyť o nic nejde ... jenom se to nepodařilo 
> nafitovat jak designer chtěl, tak to nevadí, on to určitě ani nemyslel 
> vážně. Nějaké design constraints, ale to je tam jen tak kdyby náhodou...
> 
> Také se vám zdá zvláštní, že to na tak zásadní problém vyplivne jen 
> drobné varování a vesele pokračuje dál jako by se nechumelilo?
> 
> Lukáš Grepl
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list@list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
> 
>