Xilinx ISE ... to snad nemuzou myslet vazne

[Milan]

-No je to možné, ale nenašel jsem tam nikde takovou volbu - pokud někdo
-víte jak na to, napište prosím. Dokonce se mi nikde na googlu nepodařilo
-najít nic k tomu varování "Unable to meet pin assignments" ...

vid priloha, dufam ze je to ono, iba triafam, bez istoty, v snahe pomoct...

Milan


----- Original Message ----- 
From: "Lukáš Grepl" <L.Grepl@sh.cvut.cz>
To: "HW-news" <hw-list@list.hw.cz>
Sent: Thursday, May 14, 2009 9:41 AM
Subject: Re: Xilinx ISE ... to snad nemuzou myslet vazne


> Ja len podotknem, ze "zasadnym problemom" to je iba vtedy ked uz je hotova
> doska.

Což je samozřejmě můj případ :-). Ale i když je deska ve stadiu návrhu,
tak jsou obvykle už v tu chvíli určité požadavky na rozmístění pinů a
pokud si fitter z ničeho nic vymyslí úplně vlastní rozmístění, tak to
není moc dobré.

> Ja osobne si myslim, ze je lepsie ked vypadne nejake riesenie s varovanim
> akoby to malo skoncit na chybe bez vysledku.

No v tomto případě bych považoval za vhodnější, aby to spadlo na chybu,
s tím že mi umožní potlačit ji explicitní volbou, že to může ignorovat.

Uvedu analogii - když jsem dělal design pro Virtex, tak pokud jsem
připojil nějaké hodiny někam, kde to nepovažoval za úplně optimální (na
lokální místo na globální hodinový vstup), tak mi odmítl ten design
přeložit (vyhodil error, nikoliv jen warning), s tím že musím
nadefinovat do ucf něco jako 'NET "FPGA_CLK_P" CLOCK_DEDICATED_ROUTE =
FALSE;' a potom to půjde.
Přitom tohle "neoptimální" připojení nebyl nijak fatální problém, prostě
se tím jen mírně zvýšilo zpoždění těch hodin a nijak se to neprojevilo v
reálné funkčnosti mého designu (ty hodiny nebyly závratně rychlé).
Připadá mi to prostě, že to ISE neměří všude stejným metrem.

> A este sa mi zda /i ked neviem presne, uz dlho som to neskusal/ ze 
> existuje
> niekde nejaka volba, ktora sa da nastavit na striktne dodrziavanie
> umiestnenia pinov /defaultne je tam asi nieco take ze "pokial sa da 
> dodrz"/
> a predpokladam ze v tom pripade to vyhlasi chybu.

No je to možné, ale nenašel jsem tam nikde takovou volbu - pokud někdo
víte jak na to, napište prosím. Dokonce se mi nikde na googlu nepodařilo
najít nic k tomu varování "Unable to meet pin assignments" ...

> Hold rada XCR nie je FPGA a prave na toto je citlivejsia.

Njn, já nijak nenapadám že se mu to nepodařilo, ale způsob jakým mi to
ISE (ne)dalo na vědomí.

Lukáš Grepl
_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list

------------- další část ---------------
Netextová příloha byla odstraněna...
Jméno: webpack.JPG
Typ: image/jpeg
Velikost: 100828 bytes
Popis: [žádný popis není k dispozici]
Url : http://list.hw.cz/pipermail/hw-list/attachments/20090514/aa7e2076/attachment-0001.jpeg