CPLD - trochem v tom plavu

[j.Krajinka@seznam.cz]

Dovolim si pokracovat v tomto zacatecnickem theadu, nekolika dalsimi dotazy.

1.Kde nakupujete obvody Xilinx?
U TME jsem nasel  radu  XC9500XL, ale radu CoolRunner II jiz ne (FPGA zatim asi neuziji)

Neproslo mi asynchroni zpracovani ani  krystal na vstupu, zkusim dalsi "spek"
2.  Co tak realizace EXOR fazoveho detektoru v CPLD?
V CPLD je realizovano EX-OR hradlo na jeho vstupy jsou privedeny nejake TTL signaly, vystup jde na RC a vystupem je napeti primo umerne posunu signalu 0 - 2Pi. 
Je to pro CPLD dobry napad?
Jak to bude vypadat s casovanim  u takoveho Ex-OR, pokud se napriklad realizuje v XC9536XL?

3. Jak se realizuje napriklad toto. 
Do CPLD lezou 50MHz hodiny  a na vystupu chci mit prvni takt Log1 , dalsi 4 takty Log0 a tak porad dokola?

Predem vsem dekuji

Jirka