CPLD - trochem v tom plavu

[Jan Waclawek]

----- Original Message ---------------

>
>j.Krajinka@seznam.cz wrote:
>
>> 1. Rekneme , ze schci realizovat jednoduchy klopny obvod R-S,  popsat zakladni chovani  v VHDL, celkem neni problem, ale jak se resi popis "hazardnich" stavu, at jiz R=1 S=1 ci S=0 R=0 respektive prechod z R=S=0 na R=S=1? Mam nejak zaruceno jake bude casovani tohoto obvodu nebo se to dozvim az po prekladu?
>> 
>
>
>http://www.xilinx.com/support/documentation/data_sheets/ds090.pdf
>strana 3-6, ale ked si prestudujete cely datasheet tak sa uz nebudete 
>muset pytat na vela veci. Ako sa pozeram na tu makrocelu tak mozno ten 
>12 vstupovy and pojde urobit aj v jednej.


Pozor, toto je CoolRunner (to je zdedene z Philipsu - <sebareklama>vid schema kto je kto, u CPLD sa to dost mlelo</sebareklama>), nie XC95xx... Podla toho co vidim na strane 5 a z popisu je viacmenej zrejme, ze R aj S su privedene priamo z AND-OR matice, a to pre jednu makrocelu je k dispozicii aj pre R aj S len jeden vystup AND (PTA), ostatne su spolocne s ostatnymi makrocelami v ramci jedneho "GAL"u (FB); naviac tam ziadnu inherentnu prioritu nevidim, takze ak je vyslovene potrebna, musi sa obetovat jedna makrocela na vyrobenie oneskorenia.

Samotna logika CoolRunneru je viac rozobrana v XAPP376 (toto je od Xilinxu chytre znacenie, "XAPPxxx" je vysoko googlovatelny vyraz).

wek