CPLD - trochem v tom plavu

[balu@home]

j.Krajinka@seznam.cz wrote:

> 1. Rekneme , ze schci realizovat jednoduchy klopny obvod R-S,  popsat zakladni chovani  v VHDL, celkem neni problem, ale jak se resi popis "hazardnich" stavu, at jiz R=1 S=1 ci S=0 R=0 respektive prechod z R=S=0 na R=S=1? Mam nejak zaruceno jake bude casovani tohoto obvodu nebo se to dozvim az po prekladu?
> 


http://www.xilinx.com/support/documentation/data_sheets/ds090.pdf
strana 3-6, ale ked si prestudujete cely datasheet tak sa uz nebudete 
muset pytat na vela veci. Ako sa pozeram na tu makrocelu tak mozno ten 
12 vstupovy and pojde urobit aj v jednej.

b.