CPLD - trochem v tom plavu

[balu@home]

tak som sa s tym trochu pohral a podarilo sa mi znasilnit ISE.
Urobil som dizajn, kde su len tri invertory zapojene do serie.


architecture test_top of test_top is

   signal int1 : std_logic;
   signal int2 : std_logic;

begin

   int1 <= not (vstup);

   int2 <= not (int1);

   vystup <= not (int2);



end test_top;


po kompilacii v ISE to invertory samozrejme vyhodilo a medzi vstupom a 
vystupom som mal len jeden, takze logicka funkcia zachovana ale 
zapojenie bolo optimalizovane.
Co sa tyka oneskorenia vyzera to takto:

Path Trace: vstup to vystup
Delay Type 	Delay (ns) Logical Resource
- 		0.000 vstup
tIN 		1.500 int2
tLOGI + tPDI 	1.500 vystup
tOUT 		2.000 vystup


Da sa to obist pouzitim vhodnych prepinacov, v tomto pripade som nasiel 
v helpe "noreduce". Po ich vlozeni tam tie tri invertory uz ostali 
zachovane, co sa da zistit vo "View Technology Schematic"



architecture test_top of test_top is

   signal int1 : std_logic;
   signal int2 : std_logic;

attribute noreduce: string;
attribute noreduce of "vstup": signal is "yes";
attribute noreduce of "int1": signal is "yes";
attribute noreduce of "int2": signal is "yes";
attribute noreduce of "vystup": signal is "yes";

begin

   int1 <= not (vstup);

   int2 <= not (int1);

   vystup <= not (int2);



end test_top;


Plytvaniu nasvedcuje aj pouzitie troch makrocel, predtym to bola len 
jedna. Co sa tyka oneskorenia dostavame

Path Trace: vstup to vystup
Delay Type 	  Delay (ns) Logical Resource
- 		  0.000 vstup
tIN 		  1.500 vstup_IBUF
tLOGI + tPDI 	  1.500 no_reduce_block1/int1
tF + tLOGI + tPDI 7.500 no_reduce_block1/int2
tF + tLOGI + tPDI 7.500 vystup
tOUT 		  2.000 vystup

Zase som sa naucil nieco nove :-))
b.





balu@home wrote:
> nikdy som to nerobil, ale myslim ze vhodnymi prepinacmi vo VHDL a 
> naslednym manualym ukladanim blokov do makrociel v Plase and Route by sa 
> to mohlo dat zrealizovat. Len z cisto experimentalnych dovodov, normalny 
> clovek by to nikdy nerobil :-)
> 
> 
> 
> Jan Waclawek wrote:
>> Trocha odveci, ale spomenul som si na jeden navrhovy soft pr CPLD, ktory sa uplne vymykal vsetkym beznym predstavam na tuto temu, hoci pre mnohych by to bola prijatelny ci dokonca ziaduci model - a to tak, ze sa nesnazil poskytovat akukolvek abstrakciu pre uzivatela, ale priamo umoznoval v grafickej podobe navrhovat skutocne prepoje v CPLD tak, ako fyzicky v obvode su (ba dokonca verim, ze aj to graficke znazornenie zodpovedalo fyzickemu layoutu cipu, aj ked na to dokaz nemam). Bolo to urcene pre CPLD firmy ICT (obvody boli znacene  PEEL, ale vacsina z nich boli "male" PLD PAL/GAL-ovej triedy, vacsie CPLD mali hadam len jedno ci dve) - ta firma vsak neobstala v konkurencii Xilinx/Lattice/AMD a pred par rokmi zanikla.
>>
>> wek
>>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list@list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
> 
>