Re: CPLD stale v tom plavu :-)

[j.Krajinka@seznam.cz]

Mea culpa, asi jsem momentalne zaostaly, ale s timhle se peru uz hodinu.

Pokud se nepletu tak port muze byt definovan jako in, out, inout a buffer?
Pokud ano tak nechapu proc pri vytvareni noveho modulu New Source Wizard neumoznuje volbu buffer?

Zkousel jsem delicku kmitoctu 1:4096

Port ( Clk : in  STD_LOGIC;
           CD : buffer  STD_LOGIC);

process(Clk,CD)
variable cnt : integer range 0 to 4096;
begin
if(Clk'event and Clk='1') then
if(cnt=4096)then
cnt:=0;
CD<= CD nand '1';
else
cnt := cnt+1;
end if;
end if;
end process;

toto se bezproblemu prelozi a projde kontrolou syntaxe.
problem je ze, kdyz vytvorim  VHDL Test Bench , tak generator oznaci  CD jako vystup  CD : OUT  std_logic
Pokus o simulaci konci chybou
ERROR:HDLCompiler:439 -  Formal port cd of mode buffer cannot be associated with actual port cd of mode out, ktera je tak tajna, ze ji nepopisuji ani v napovede na webu Xilinx.
Kdyz to rucne opravim z Out na buffer tak to funguje, ale tak si rikam, zda nedelam neco blbe, kdyz je to tak komplikovane :-)


Dekuji
           Jirka