Re: CPLD stale v tom plavu :-)

[j.Krajinka@seznam.cz]

konstanta logicka 1 sa zapisuje '1', vektor "010101"alebo hexadecimalne X"FF". Je tam minimalne tato jedna chyba, ma to byt Out1 <= '1' xor In2;

Tim to neni, tato chyba vznikla pri prekopirovani do mailu, v programu to mam spravne  Out1 <= '1' xor Clock;
chyba by mela byt v klausili if, kdyz to takto "zaremuni"

--if (CE = '0' and CE'event) then
	Out1 <= In1 xor Clock;
--	else 
	Out1 <= '1' xor Clock;
--end if; 

tak se to prelozi OK.

Jirka





j.Krajinka@seznam.cz wrote:
> Ja vedel, ze se na ty casy nekdo chyti :-)
> Ale vazne, klasicka 74HC86 ma propagation delay 11ns presto pokud se na vstupech objevi shodne signaly  (rekneme 5MHz hodiny) vzajemne posunute o 200ps tak se na vystupu generuji 200ps pulsy. Mam to tu na stole a i kdyz v oblasti ps muj citac uz muze trochu plavat tak to +-  sedi.
> Ja bych ted rad zjistil, nejradeji nekde vycetl nebo nasimuloval jak se bude chovat stejne hradlo realizovane v Coll RunnerII nebo 7ns 9500XL., mozna nevim co mam hledam, ale nikde jsem se to nedocetl a v ISE simulatoru to take neumim, pokud to vubec lze.
> Je mi celkem suma putna, jak bude nabezna hrana pulsu na vystupu hradla posunuta vuci vstupu, jde mi ciste o to jake minimalni rozdily to dokaze registrovat a s jakym "krokem" se bude vystupni puls zvetsovat. 
> Tak asi tak.
> 
> Dovolim si jeste jeden dotaz. Rekneme, ze chci realizovat Int1 XOR In2, tedy pokud je treti vstup CE=0, 
> pokud je CE=1 mel by se realizovat 1 XOR  In2. Me napadlo
> 
> entity pokus is
>     Port ( In1 :  in  STD_LOGIC;
>                In2 :  in  STD_LOGIC;
>                CE :  in  STD_LOGIC;
>             Out1 : out  STD_LOGIC);
> end pokus;
> 
> architecture Behavioral of pokus is
> 
> begin
> 
> if CE = '0' then
> Out1 <= In1 xor In2;
> 	else 
> Out1 <= 1 xor In2;
> end if;
> 
> end Behavioral;