CPLD stale v tom plavu :-)

[j.Krajinka@seznam.cz]

Tak jsem uspesne implementoval 32bit citac, cestou jsem si myslel cosi velmi nepekneho o programatorech firmy Xilinx, ale ydarilo se. Nicmene stale nema v hoodne vecich jasno.

1.Doposud jsem nikde nezjistil  jak je to s reakcnimi casy, vsude se uvadi napriklad zpozdeni pin to pin 15.5ns, ale nikde jsem se nedozvedel jake jsou reakcni casy napriklad v tomto prikladu. Do 9500Xl implementujeme jedno XOR hradlo, jaky minalni rozdil mezi signaly na vstupu bude umet toto hradlo zachytit nebo jinak jaky nejkratsi pulsik se muze objevit na vystutpu takoveho  hradla?
Myslel jsme, ze tuto informaci vyzdimu z simulatoru v ISE , ale na prvni pohled to nejde, respektive ja na to neprisel.

2. Zkousel jsem tvorbu zapojeni pomoci kresleni schemat a vsiml jsem si , ze kdyz vybelu treba Cool runner nebizi se mi pri kresleni naporiklad delicka, kdyz se o stejne pokusim pro obvod 9500XL, delicky se nenabizi. Proc? Vsak delicku lze realizovat i v 9500xl tak proc pro ni neni symbol v kreslitku schemat?

Na zaver snad jen par postrehu z instalace ISE 10.1. Pokousel jsem se to nainstalovat pod Vista 64 a dokonce se mi ani nespustil setup. Vzdal jsem to a nainstaloval na zalozni WinXP, kupodivu nainstalovany ISE pak jde spustit i pod Vistama. Predpokladal jsem, ze kdyz je nejaky sw ve verzi 10.1, bude funkcn a bezblemovy. Kupodivu behem tvorby prvniho projektu jsem narazil hned na 4 chyby ktere znemoznovali dalsi praci, vse vyresil az update na SP3. Teda  update, na PC s Intel i7 dokazal update natolik zamestnat sve okno, ze se nprekreslovalo moho minut, pak se spustil update a pri 5 pokusech neprelezl 22%. Ztratil jsme trpelivost a stahl update rucne, ma uzasnych 2.8GB.  

Jirka