Xilinx Spartan XC3S200 (144)
mrkvo@prokon.cz
mrkvo@prokon.cz
Sobota Únor 28 12:25:44 CET 2009
Jsou tam v pravo na tý desce ty tlustý smd keramiky, ale jsou asi moc
daleko, ze, tak ja jeste priletuju na stojaka na kazdou napajeci plosku
proti zemi 100nF.
Stano napsal(a):
> Neodpustim si komentar. Kde su blokovacie kondenzatory? Rad by som veril
> ze z druhej strany. Tieto FPGA potrebuju dost kvalitne filtrovanu
> napajacku a tiez si vedia celkom slusne cucnut prudu. Ak tam tiekondiky
> nemate tak nechcem strasit ale dost pravdepodobne Vas cakaju velmi
> zaujimave problemy s nepredvidatelnym chovanim sa obvodu.
>
> mrkvo@prokon.cz wrote / napísal(a):
>
>> Uz jsem vsechno poresil.. Ctu diskusi a dekuji moc za rady.. Padla tady
>> zminka o manualech pro zacatky VHDL, opravdu by mi prospelo si to
>> vsechno zopakovat, prosim mohli by jste mi nejake poslat? Děkuji.
>> Pro zajímavost posílam fotky svého bastlu.
>>
>> http://img7.imageshack.us/img7/9247/dsc01169.jpg
>> http://img89.imageshack.us/img89/255/dsc01170.jpg
>> je to desny ale tak alespon nemusim kupovat vyvojovej kit..
>> stabilizator 2,5V jsem zapomel objednat tak mam z druheho zdroje, omylem
>> jsem otocil polaritu a kolecko AMPERE bylo zrovna na maximum.. takze
>> mojim prvnim fpga proteklo na VCCAUX na jednu vterinu 2,5A pri 3,3V..
>> trochu se zahral ale zda se to byt ok, kdyz jtag funguje, zdrejme je
>> uvnitr ochrana protoze jinak uz by se snad rozletel vejpul. Jtag piny
>> jdou rovnou na lpt, pres 180Ohm odpory, jake pak patlani se s parallel
>> cablem.
>>
>> Milan P.
>>
>>
>>> Lukáš Grepl napsal(a):
>>>
>>>
>>>>> Me by prave ale zajimal ten uplně bez hodin. Nevim jestli to v FPGA
>>>>> vubec jde, ale myslim, ze by to jit melo, protoze i ty obvody se pak
>>>>> daji navrhnout tak, aby nemeli na vystupu zadne hazardy (obcas). Tak
>>>>> jsem doufal, ze kdyz uz se tu zacalo mluvit o synchronim a asynchronim
>>>>> designu, tak tu bude někdo, kdo s tim asynchronim neco zkousel a ma
>>>>> nejake zajimave odkazy. Odkazy na tema zacatky s VHDL mam, ale me jde
>>>>> spise o ten asynchroni navrh.
>>>>>
>>>>>
>>>>>
>>>> O asynchronním designu v obvodech FPGA jsem vždycky slyšel asi tohle:
>>>> dělají to buď naprostí diletanti (kteří vůbec nevědí co vlastně
>>>> dělají) a nebo opravdoví experti (kteří vědí naprosto přesně co
>>>> dělají). Ti všichni ostatní navrhují logiku v FPGA synchronně.
>>>>
>>>> Ono v CPLD se to dá při dodržení bežných pravidel týkajích se návrhu
>>>> asynchronní logiky bez problémů zvládnout, protože ta vnitřní
>>>> architektura je v principu spojování reálných hradel do větších celků.
>>>>
>>>> U FPGA jsou jedny ze základních části realizujích logiku vyhledávací
>>>> tabulky (LUT). LUT je v podstatě malá RAM typicky se 3-6 vstupy, do
>>>> které se nahraje tabulka příslušné log. fce a tyhle LUT se pak řadí
>>>> za sebe pomocí propojovacích signálů (velmi zjednodušeně řečeno). LUT
>>>> je black-box, do kterého už není vidět a nejsem si jistý, zda a jak
>>>> se u něj dají hazardy ošetřit - patřím do té skupiny návrhářů, která
>>>> raději dělá FPGA designy synchronně (i tam si člověk užije radosti
>>>> třeba s metastabilitami při přechodu mezi různými doménami hodin).
>>>>
>>>> Lukáš Grepl
>>>> _______________________________________________
>>>> HW-list mailing list - sponsored by www.HW.cz
>>>> Hw-list@list.hw.cz
>>>> http://list.hw.cz/mailman/listinfo/hw-list
>>>>
>>>>
>>>>
>>> ------------------------------------------------------------------------
>>>
>>>
>>>
>>> ------------------------------------------------------------------------
>>>
>>>
>>>
>>>
>> _______________________________________________
>> HW-list mailing list - sponsored by www.HW.cz
>> Hw-list@list.hw.cz
>> http://list.hw.cz/mailman/listinfo/hw-list
>>
>>
>
> _______________________________________________
> HW-list mailing list - sponsored by www.HW.cz
> Hw-list@list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
Další informace o konferenci Hw-list