OT timery u AVR

[Jan Waclawek]

Aj toto sme zvazovali. Clock je dostupny - trebars rovno vystup oscilatora toho jednocipu - avsak kremik navyse je dost vazna vec - 16 bitov citac, hradlo, naviac sa ukazuje, ze aj medzery medzi pulzami mozu byt dost kratke, a kedze precitat 16 bitov zvonka, ak nechce clovek minut 2 kompletne porty, trva trocha dlhsie, tak aj nejaky latch, shift, mozno nejaka logika v tom hradlovani... Ja viem, ze je aj (C)PLD, ale to uz nie je z drogerie za pat patdesiat, a co je horsie, je vopruz s programovanim, aj tym vyvojaraskym (nie sme na to zariadeni), aj s tym vyrobnym. On tam ten kremik aj tak bude musiet byt, lebo tych meranych vstupov je viac.

Pritom ak by ten gate bol zabudovany, to je par mikrometrov stvorcovych naviac, tri riadky v tom VHDL zdrojaku AVRka, a 3 riadky dokumentacie - to cloveka nastve.

Ale ako som uz pisal, riesenie existuje, chytat jednu hranu jednym citacom a druhu druhym; dufam, ze sa pocas programovania neukaze, ze budem nutne potrebovat jeden z tych 16-bitovych citacov. Potrebujem "citat" PWMku s rozlisenim 1us v rozsahu 12 bitov (t.j. perioda je 4096us).

wek

PS. Nevie niekto z fleku povedat, aka najvyssia frekvencia (so striedou 1:1) sa da ziskat na nejakom pine? Na rozdiel od inputu do timera je ten output zlozitejsi nez sa mi chce skumat....	Dakujem.

-----Original Message-----

Mozno od veci, ale co tak zvolit iny pristup? Ak mas v aplikacii 
dostupny clock, a jedno hradlo, tak spinat pozadovanou urovnou 
hradlo a pocitat pulzy? A mozes ist hlboko pod mikrosekundu. 
Viem, je to kremik naviac...