navrh logiky v CPLD - rada

[Va Sm]

Dobry den,
do meho zapojeni se hodilo CPLD, sahnul jsem tedy po XC9572 -10. Stahnul jsem si ISE 9.1, protože moc neumim vhdl, vytvoril jsem navrh obvodu v podobe logickeho schemtu. Jedna se pro zacátek o jednoduchy 8b převodnik sipo + latch registr (tedy soustava 16 D KO, se tremi vstupy – clock, data, strobe a 8 vystupy). Vstupy jsou pripojeny ke stavajici desce, z niz se berou signaly. 
     Pokud je vstupni signal hodin  pomalejsi nez asi 70MHz, vse funguje. Problem nastava v okamziku, kdy clk jede na pozadovanych 100MHz. CPLD zacne na vystupu chybovat. Proto se chci zeptat, je mozne se tomu nejak vyhnout – jak upravit navrh? Jsou nejaka doporuceni pri navrhu logiky v takovychto frekvencich  - vhodne zpozdeni signalu,kterych ? Odhali tyto chyby simulace – zatím se mi ji ale nepodarilo spustit .  Nemuze byt chyba zpusebana tim, ze pouzivam 5V cpld, ale vstupni signaly jsou 3,3V? 

dekuji za odpoved
V. Smidl