CPLD x FPGA

Daniel Valuch daniel.valuch@wanadoo.fr
Středa Květen 31 14:45:13 CEST 2006


pokial myslis VHDL/Verilog (ano aj Abel existuje :-P) tak ano. Ked sa to 
ale raz prelozi na konkretny cip tak uz aj v tom VHDL/Edif su volane 
funkcie toho ktoreho cipu. Takze uz ani to nie je uplne prenosne. Ked sa 
z toho urobi "binarka" pre konkretny cip tak ta nie je prenosna uz vobec 
nikam.
Napriklad: Pisem kod vo VHDL, ktory je uplne univerzalny. Obsahuje 
povedzme nejaku pamat a nejake aritmeticke funkcie. Kompilator 
(napriklad Synplify) sa potom spyta na ake zelezo chcem ten kod 
skompilovat/zoptimalizovat. Poviem ze Virtex 4,  VLX60. Od tohoto 
momentu uz ani to VHDL nie je prenosne, lebo moze pouzivat konkretne 
ficury daneho cipu. Napriklad pamatove bloky, alebo aritmeticke 
jednotky. Tieto na inych cipoch nie su. Nemusia byt dokonca ani na tom 
istom Virtexe 4, ale nizsej kategorie.
To iste plati pre I/O piny. Kazdy cip ich ma inak rozlozene a kompilator 
upravi VHDL kod na konkretne zelezo.
Takto ziskane subory sa potom prekladaju do onej "binarky", t.j. formy 
vhodnej pre samotne naprogramovanie cipu.
V praci pouzivame celkom rozumnu praktiku ze kod sa pise univerzalne a 
cely TOP dizajn sa vlozi do este vyssieho dizajnu s nazvom chip_top, kde 
su pripojene specificke veci pre dany cip. Ked chcem potom z nejakeho 
dovodu zmenit cip, napriklad prejst z Xilinxu na Alteru tak jadro mojho 
dizajnu ostane nezmenene a modifikuje sa len cast specificka pre dany cip.
b.


pavlu@hwserver.cz wrote:
> Zdravim,
>
> Ale format prenosu a tedy zdrojak, jenz vypali ta biarni data do CPLD nebo
> FPGA asi zustane stejny, ano?
>
> S pozdravem,
>              Marek Pavlu
>   




Další informace o konferenci Hw-list