Manipulacia s cislami v two's component zapise

[Danhard]

Proto se ptam na rychlost te delicky, to skutecne potrebujete vysledek za
25ns od zadani poslednich dat ?
Cili 1 - 4095 vstupnich vzorku nacitate do akumuatoru a az reknete ted, tak
pristi takt chcete vysledek ?

I s temi DSP rezy to delaji bud jako standartni seriovou delicku s
odecitanim, nebo jako seriovou iteraci s nasobenim.
Neni to pipelined, ale serial !
Pocet taktu zpracovani zalezi na delce mantisy vysledku - podilu.
Algoritmus je primitivni, stejne jako deleni ve skole, ale protoze se to
dela po bitu, tak jenom odecitas delitel.
Scitacka (odecitacka) staci delky delitele. Siftovaci akumulator delky
delence.

Asi jsi to uz studoval, je to str. 67
http://www.xilinx.com/bvdocs/userguides/ug073.pdf
a priklady jsou v souboru "ug073_c02.zip"

Danhard
*******

Casu je pomerne dost, dolezity je ale konstatny 40MHz throughput. Mozes
trochu rozviest tu delicku? Ked napisem 28/12 tak mi to zosyntetizuje na
160 urovni a oneskorenie zo zaciatku na koniec asi 60ns :-) Napisat
pipelined delicku si netrufam/neviem...
Da sa niekde inspirovat?
b.


Danhard wrote:
> Zajiste, ze to bude fungovat, ale ruku na srdce, kolik mas Balu na ten
> vypocet casu ? ze to chces realizovat paralelni nasobickou 16x16 (ktera je
k
> mani hotove, ze :o) a sezere v normalnim Spartanu 220 CLB a ma zpozdeni 5
> taktu, k tomu nejake siftovani az 12 taktu a nejka ta rezie 2-3 takty.
> Prima seriova delicka 28/12 bit to udela na 30 taktu s 12bitovou
scitackou.
> To je tak, kdyz uz se nemusi setrit materialem.
>
> Danhard
> *******