AVR a SRAM (jak osetrit CS)

[Aleš Novák]

  Ja pripojuji /CS signal na reset procesoru (z watchdogu ve spravne
polarite). Pokud procesor nebezi korektne, je pamet hlucha/nema.
  Jinak, jak uz tady nekdo psal, datove a adresove linky muzou byt
pripojene libovolne. Procesoru je jedno kam se co do pameti fyzicky
zapise, protoze to same zase ze stejneho mista precte.
  Novalex

G> Diky,myslel jsem si to. Akorat mi vrta hlavou proc se to tak muze delat?
G> Kdyz jsem se ucil adresaci pameti, tak prvni co do nas vtloukali bylo ze
G> nejdulezitejsi je /CS signal, a potom operace (+chovani na sbernici) se
G> ridi /OE a /WR.
G> Takhle pamet bude porad nastartovana a ta spotreba bude velka.

G> Jeste takova otazka trosku mimo... je nejaky trik jak optimalizovat
G> zapojeni MCU - latch - sram pamet ? (schema a PCB delam v Eaglu 4.1x)
G> Soucastky jsou v pouzdrech SOIC-wide , mcu (atmega128) v TQFP. A zatim
G> je to docela divoky, moji snahou je to nacpat na 1-stranny plosnak (+par
G> propojek vzduchem)

G> LP.



G> ---------------------------------

G> Na A15 a SRAM bude v dolmi pulce adresniho prostoru, pripadne GND a bude
G> se zrcadlit v obou pulkach Ale podivejte se do DS ke konkretni SRAM,
G> zalezi totiz dost na dalsim zapojeni, respektive pozadavcich (zalohoani,
G> nizka spotreba, etc

G> S pozdravem
G> MK

G> ---------------------------------

G> Zdravim,
G> resim problem jak spojit Atmega128 + SRAM 62256.
G> /WR spojim s /WE
G> /RD spojim s /OE
G> ALE s latch 74xx573
G> A kam spojim /CS (SRAM) ?

G> Vim ze bych ho mohl dat na nejaky i/o pin, nicmene se mi to zda
G> komplikovane.