VERILOG => VHDL ???

[Daniel Valuch]

uz mi to cele zacina davat zmysel. 1bit z prevodnika privedies do 
programovatelneho obvodu, ktory ti to decimaciou prevedie na pozadovany 
pocet vystupnych bitov s patricne spomalenym data rate. Asi ziadna vyhra :-)


Marek Pavlu wrote:
> Zdravim, 
>
> Vypada to hodne podobne a mam ze zkouman kodu podobny pocit, jen tam jsou u
> alway a konkretniho signalu direktivy nabezne a sestupne hrany, ale tomu
> jeste nerozumim, jak to tam funguje, respektive zda mne vyznam nesali:).
>
> Hadam spravne, ze tohleto aaa <= bbb; se opet vykona az po skonceni procesu?
>
>
> Jenom me zarazila ztrata oddeleni definice rozhrani a kodu, ale tam se to
> deje tak nejak v kodu samotnem, snad se to povede prepsat, horsi je, zda to
> bude jeste fungovat:))).
>
>
> Ale, kdyz uz se mi povedlo lapit doktora pres elektroniku:), muzu vubec
> ocekavat, ze kdyz ta sigma delta modulace ma 10Msps, tak potom, ze v
> idealnim pripade znacne rychleho zpracovani v sinc3 filtru, budu mit
> skutecne data vysledne bitove sirky s touto rychlosti a nebo ve skutecnosti
> mnohem mene??? Protože se mi to nejak nezda, kazdý jiny sigma delta
> prevodnik primo na cislo jsem videl se znacne nizsi rychlosti...
>
>
> S pozdravem, 
>                 Marek Pavlu 
>