VERILOG => VHDL ???

[Marek Pavlu]

Zdravim, 

Vypada to hodne podobne a mam ze zkouman kodu podobny pocit, jen tam jsou u
alway a konkretniho signalu direktivy nabezne a sestupne hrany, ale tomu
jeste nerozumim, jak to tam funguje, respektive zda mne vyznam nesali:).

Hadam spravne, ze tohleto aaa <= bbb; se opet vykona az po skonceni procesu?


Jenom me zarazila ztrata oddeleni definice rozhrani a kodu, ale tam se to
deje tak nejak v kodu samotnem, snad se to povede prepsat, horsi je, zda to
bude jeste fungovat:))).


Ale, kdyz uz se mi povedlo lapit doktora pres elektroniku:), muzu vubec
ocekavat, ze kdyz ta sigma delta modulace ma 10Msps, tak potom, ze v
idealnim pripade znacne rychleho zpracovani v sinc3 filtru, budu mit
skutecne data vysledne bitove sirky s touto rychlosti a nebo ve skutecnosti
mnohem mene??? Protože se mi to nejak nezda, kazdý jiny sigma delta
prevodnik primo na cislo jsem videl se znacne nizsi rychlosti...


S pozdravem, 
                Marek Pavlu 

//  -----Original Message----- 
//  From: hw-list-bounces@list.hw.cz [mailto:hw-list-bounces@list.hw.cz] On 
//  Behalf Of Daniel Valuch 
//  Sent: Wednesday, March 29, 2006 2:10 PM 
//  To: HW-news 
//  Subject: Re: VERILOG => VHDL ??? 
//  
//  s Verilogom som nikdy nerobil, ale je az taky problem to prelozit? 
//  Predpokladam ze REG[] su definicie vnutornych signalov, "always @ ()" je

//  "process()" a ostatne je to iste, resp. velmi podobne. 
//  Bohuzial nemam velmi cas sa s tym hrat, ale nevyzera to az tak 
//  odlisne... 
//  b. 
//  
//  
//  pavlu@hwserver.cz wrote: 
//  > Zdravim, 
//  > 
//  > objevil jsem velice zajimavy integrac AD7400, respektive AD7401:). 
//  > Jsou to sigma-delta modulatory z napeti cca 0,2V, ale navic izolovane 
//  > pomoci technologie iCoupler, 16bitu, 10M samplu/s :). 
//  > 
//  > No jo, jenze Analog dal do datasheetu sinc3 filtr ve Verilogu, ktery 
//  > neumim:(. 
//  > Nenasla by se dobra duse, ktera by pomohla rozkodovat, jak je to tam 
//  > mysleno, jak to funguje? 
//  > 
//  > Maji to teda zpracovano pro FPGA na urovni prijimani sigma-delata 
//  (data, 
//  > clk) a vystup je resen CLK, DATA, CS... 
//  > 
//  > Koukal jsem na net a nasel pro vhdl a sinc3 odkaz na nejake pdfko, ale

//  z 
//  > nejakeho duvodu pdfko nefunguje:(. 
//  > 
//  > Diky... 
//  > 
//  > S pozdravem, 
//  >              Marek Pavlu 
//  > 
//  
//  _______________________________________________ 
//  HW-list mailing list  -  sponsored by www.HW.cz 
//  Hw-list@list.hw.cz 
//  http://list.hw.cz/mailman/listinfo/hw-list 



  _____  

avast! Antivirus <http://www.avast.com>  : Odchozi zprava cista. 


Virova databaze (VPS): 0613-1, 29.03.2006
Testovano: 29.3.2006 15:55:48
avast! - copyright (c) 2000-2003 ALWIL Software.