Re: Hradlová pole - základy

Danhard danhard@volny.cz
Pondělí Březen 20 11:17:01 CET 2006


A na CPLD pouzivam jenom HDL (Abel), nebot jsem vychovan jeste na PAL
assembleru, a takhle to naserviruju prekladaci v podstate tak, jak se to
umisti v broukovi.
Nevymyslim si tak nesmyslne konstrukce ve VHDL, kde primo nevidim, jake
struktury se prelozi jednoduse a co je nerealizovatelne.

10 bit citac ? asi 10 vterin, pouzivam ale starou Foundation 4.2 s nastrojem
LogiBlox.
Ridici strukturu delam take jako schema, moduly jak se hodi schema, nebo
hdl.
Pokud je cely projekt ve VHDL, tak to ma vyhodu popisu a komentare v
zakladni urovni, pro me je to moc placaty, cely zivot delam ve schematech a
uz to menit nebudu :o)

Danhard
*******


U velmi malych dizajnov je to asi jedno, ale u niecoho vacsieho sa v
scheme zachvilu stratite. Necham na vas kolko trva namalovat 10 bitovy
citac, vo VHDL je to asi 6 riadkov kodu :-) Pomerne efektivny postup je
namalovat blokovu schemu graficky (schematicky) a jednotlive bloky potom
urobit vo VHDL, tabulkou, schemou a pod. zalezi samozrejme od kazdeho
dizajnera.
Dizajn je pri kompilacii optimalizovany. Pokial kompilator spozna nejake
struktury, ktore uz ma predprogramovane (optimalizovane) alebo su uz
pritomne na cipe (napriklad pamate, aritmeticke jednotky a pod.) tak ich
automaticky namapuje na dedikovany hardware na cipe co sa nemusi stat
ked mate nakreslenu schemu :-)
b.


_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list





Další informace o konferenci Hw-list