Hradlová pole - základy

[Daniel Valuch]

U velmi malych dizajnov je to asi jedno, ale u niecoho vacsieho sa v 
scheme zachvilu stratite. Necham na vas kolko trva namalovat 10 bitovy 
citac, vo VHDL je to asi 6 riadkov kodu :-) Pomerne efektivny postup je 
namalovat blokovu schemu graficky (schematicky) a jednotlive bloky potom 
urobit vo VHDL, tabulkou, schemou a pod. zalezi samozrejme od kazdeho 
dizajnera.
Dizajn je pri kompilacii optimalizovany. Pokial kompilator spozna nejake 
struktury, ktore uz ma predprogramovane (optimalizovane) alebo su uz 
pritomne na cipe (napriklad pamate, aritmeticke jednotky a pod.) tak ich 
automaticky namapuje na dedikovany hardware na cipe co sa nemusi stat 
ked mate nakreslenu schemu :-)
b.


Jaroslav Buchta wrote:

>No ja nevim, schemata bych tak uplne nezatracoval. Zkousel jsem VHDL(CPLD) i
>editor schemat (Orcad, FPGA Spartan, VHDL nebylo free) a kazdopadne v tom
>schematu se da i po nejake dobe dobre zorientovat. Kazdopadne to da asi vic
>prace vsechno prodratovat.
>Berte to jako namet k diskusi, delam to svatecne a sam zatim nevim, co je
>perspektivne lepsi, ale kdyz se udela ve schematech hierarchicka struktura,
>tak mi to prijde dost dobre.
>
>  
>