Altium Designer - VHDL simulacia HELP

[Stano]

Pokusam sa spravit simulaciu jedoducheho zaponejia v Altium Designer, 
ale doteraz som neprisiel na pricinu problemu. Aj ked zoberiem schemu a 
VHDL z prikladov a jedine co vytvaram je project .prjfpg , tak mnou 
vytvoreny projekt simulovat nejde pricom rovnako nastaveny projekt z 
prikladov  simulovat ide. Poradte co este nastavit co moze byt pricinou 
problemu, vsetky nastavenia co som poznal som nastavil rovnako, ale asi 
su este nejake ktore nepoznam. Help som pozeral ale zatial nepomohol ;(