jak v CPLD potlacit zakmity tlacitek

[Daniel Valuch]

nie som expert, s programovatelnou logikou len zacinam, preto vela 
konzultujem s kolegami. Nas "guru" ma upozornil ze problemy robia aj 
akekolvek signaly s pomalym slew-rate (napriklad aj optocleny, 
samozrejme tlacitka, ale tam je mechanizmus problemu iny), preto mam v 
tychto pripadoch robit vsetky dizajny prisne synchronne.
U velmi rychlych FPGA a pomalych signalov si tam spravi maly citac, 
ktorym si nadefinuje vyzadovanu dlzku impulzu aby bol akceptovany a ten 
D obvod, ktorym dany signal zasynchronizuje na hodiny. Tento pomaly 
signal potom vstupuje do FPGA synchronne a s rychlostou internej logiky.
Vo vasom pripade staci zavesit sa na hociaky oscilator, ide len o 
pockanie par desiatok mikrosekund.
b.


Pavel Brabenec wrote:

>No nastesti ne:) Ale moc nechybelo. Jde o predni panel, je tam ATmega, lcd,
>tlacitka. Bohuzel je potreba spousta vyvodu z panelu takze to CPLD supluje
>nejakou tu kombinacni logiku a zjednodusuje plosnak.
>Takze zakmity se budou muset resit programove, nebo bude nutno vyvest hodiny z
>atmegy.
>
>Dik.
>
>P.B.
>  
>