simulacia v ise7.1

[Petr Tošovský]

Myslim ze na test citace by byl lepsi signal multi clock, ale mozna si 
to tam pak dotvarite. Jinak pocatecni stav pro simulaci  je nutne ve 
VHDL kodu definovat, nevim jestli to tam mate. Pak taky zkuste v 
ModelSimu dat Fit lupy, vim ze u nejake verze byl problem ze se to 
defaultne davalo zvetsene tak ze byl videt jeden tik hodin. Pak taky 
jestli si tam pridavate sledovany signal, tak se simulace musi stopnout 
a restartovat, vyskoci "chybove hlaseni" ze je vse v poradku. Nic jineho 
me ted nenapada.

Tosa


juraj michalek napsal(a):

>Len nejak mi to stale nejde. Vystupne premenne mi v Modelsime nakresli 
>cervenou ciarou s hodnotou U - asi undefined. Dalej ma zarazilo ze v 
>testbenche si mozem nadstavit hodnoty aj pre vystupne signaly - tie ktore 
>chcem sledovat.
>Moj postup:
>new source a vyberem test bench waveform, ktory pomenujem test1.
>vyberem zdrojovy subor
>v definicii hodin vyberem signal do ktoreho maju ist a hodiny nadstavim na 
>single clock s 10us H a 10us L. oneskorenia 1us, cas simulacie 1000us.
>v otvorenom grafickom zobrazeni nadstavim na signaloch CE a U_D uroven H
>ulozim, vytvori sa nove source file
>v zalozke process wiev vyberiem Simulate behavioral VHDL model.
>
>podotykam ze testovany citac je funkcny...
>
>Za nakopnutia dakujem....
>
>  
>