Oneskorenie digitalneho signalu

[Tomáš Hamouz]

bh> Mam otazku na ktoru ako obvykle predpokladam ze nedostanem odpoved ;-)
bh> Potrebujem zrealizovat oneskorenie digitalneho signalu od 0 do N period
bh> hodinoveho signalu. N je male cele cislo, povedzme do 8 bitov. Presne
bh> casovanie som sa snazil nakreslit do diagramu 
bh> http://dvaluch.home.cern.ch/dvaluch/temp/timing.pdf.
bh> Signal, ktory chcem oneskorit sa vola fRF/10. Je ziskany vydelenim fRF
bh> desiatimi, synchronne s nabeznou hranou signalu revolution frequency
bh> (ca. 11kHz). Popisuje sa to tazko ale z obrazku je to zrejme. Chem
bh> dosiahnut "sample delay" oznacene v casovacom diagrame. Vzhladom na
bh> vysoku rychlost sa tato funkcia neda realizovat v FPGA a musi sa to
bh> zlepit externe.
bh> Napadli ma dve cesty ako to urobit
bh> 1. pouzit klasicky hotovy obvod, ktory realizuje oneskorovaciu linku s
bh> prepinatelnymi odbockami. Neviem aka je stabilita a opakovatelnost
bh> parametrov tychto obvodov, takisto neviem ake je minimalne vlozne 
bh> oneskorenie tohoto obvodu.
bh> 2. realizovat to digitalne logikou. Toto riesenie je uplne ciste a
bh> reprodukovatelne a paci sa mi ovela viac. Potrebujem ale trochu 
bh> nakopnut. Existuje velmi pekny ECL citac MC100E016 
bh> (http://www.onsemi.com/pub/Collateral/MC10E016-D.PDF), ktory generuje
bh> pri preteceni pulz o dlzke jednej periody hodin. Nejak ma nevie napadnut
bh> ako ho nechat pocitat 400MHz hodiny a pulzy pretecenia aplikovat na ten
bh> 40MHz signal so striedou 50%.

Mozna jsem ne uplne porozumnel zadani, ale proc nelze pouzit
synchronni posuvny registr? Ten je k takovemu pouziti primo stvoreny.

Tomas