Oneskorenie digitalneho signalu

[Pavel Kořenský]

Nejsem si jistý, jestli to správně chápu (koneckonců, je půl jedné v
noci a něco málo jsem vypil).

V principu jde o to, že by ten čítač měl nejdřív čítat do XY (patrně
podle předvolby), aby zpozdil ten signál a následně generovat 40 MHz
hodiny se střídou 50:50 zpožděné o dobu, než čítač poprvé přetekl. Chápu
to správně ?

Pokud ano, tak co použít nějakou logiku na vytažení každého pátého pulsu
z čítače a tyhle pulsy dělit pomocí D klopáku. Tím bychom dostali 40 MHz
hodiny se střídou 50:50, které budou synchronisované na těch 400 MHz.

Zpoždění by se dalo generovat tím, že do nějakého latche se přednastaví
hodnota, která se po nějakém resetu zapíše do čítače. Když čítač poprvé
přeteče, tak výstupní puls smaže latch a tím nastaví předvolbu 0.
Zároveň tento puls uvolní výstup toho komparátoru, D klopák začne klopit
a vyrobí 40 MHz.

Šlo by to, nebo jsem jako obvykle něco přehlédl ?


Zdraví PavelK

> -----Original Message-----
> From: hw-list-bounces@list.hw.cz 
> [mailto:hw-list-bounces@list.hw.cz] On Behalf Of balu@home
> Sent: Wednesday, February 22, 2006 12:08 AM
> To: hw-list@list.hw.cz
> Subject: Oneskorenie digitalneho signalu
> 
> 
> Mam otazku na ktoru ako obvykle predpokladam ze nedostanem 
> odpoved ;-) Potrebujem zrealizovat oneskorenie digitalneho 
> signalu od 0 do N period 
> hodinoveho signalu. N je male cele cislo, povedzme do 8 bitov. Presne 
> casovanie som sa snazil nakreslit do diagramu 
> http://dvaluch.home.cern.ch/dvaluch/temp/timing.pdf.
> Signal, ktory chcem oneskorit sa vola fRF/10. Je ziskany 
> vydelenim fRF 
> desiatimi, synchronne s nabeznou hranou signalu revolution frequency 
> (ca. 11kHz). Popisuje sa to tazko ale z obrazku je to zrejme. Chem 
> dosiahnut "sample delay" oznacene v casovacom diagrame. Vzhladom na 
> vysoku rychlost sa tato funkcia neda realizovat v FPGA a musi sa to 
> zlepit externe.
> Napadli ma dve cesty ako to urobit
> 1. pouzit klasicky hotovy obvod, ktory realizuje 
> oneskorovaciu linku s 
> prepinatelnymi odbockami. Neviem aka je stabilita a opakovatelnost 
> parametrov tychto obvodov, takisto neviem ake je minimalne vlozne 
> oneskorenie tohoto obvodu.
> 2. realizovat to digitalne logikou. Toto riesenie je uplne ciste a 
> reprodukovatelne a paci sa mi ovela viac. Potrebujem ale trochu 
> nakopnut. Existuje velmi pekny ECL citac MC100E016 
> (http://www.onsemi.com/pub/Collateral/MC10E016-D.PDF), ktory generuje 
> pri preteceni pulz o dlzke jednej periody hodin. Nejak ma 
> nevie napadnut 
> ako ho nechat pocitat 400MHz hodiny a pulzy pretecenia 
> aplikovat na ten 
> 40MHz signal so striedou 50%.
> b.
> 
> 
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz 
> Hw-list@list.hw.cz http://list.hw.cz/mailman/listinfo/hw-list
>