Oneskorenie digitalneho signalu

[balu@home]

Mam otazku na ktoru ako obvykle predpokladam ze nedostanem odpoved ;-)
Potrebujem zrealizovat oneskorenie digitalneho signalu od 0 do N period 
hodinoveho signalu. N je male cele cislo, povedzme do 8 bitov. Presne 
casovanie som sa snazil nakreslit do diagramu 
http://dvaluch.home.cern.ch/dvaluch/temp/timing.pdf.
Signal, ktory chcem oneskorit sa vola fRF/10. Je ziskany vydelenim fRF 
desiatimi, synchronne s nabeznou hranou signalu revolution frequency 
(ca. 11kHz). Popisuje sa to tazko ale z obrazku je to zrejme. Chem 
dosiahnut "sample delay" oznacene v casovacom diagrame. Vzhladom na 
vysoku rychlost sa tato funkcia neda realizovat v FPGA a musi sa to 
zlepit externe.
Napadli ma dve cesty ako to urobit
1. pouzit klasicky hotovy obvod, ktory realizuje oneskorovaciu linku s 
prepinatelnymi odbockami. Neviem aka je stabilita a opakovatelnost 
parametrov tychto obvodov, takisto neviem ake je minimalne vlozne 
oneskorenie tohoto obvodu.
2. realizovat to digitalne logikou. Toto riesenie je uplne ciste a 
reprodukovatelne a paci sa mi ovela viac. Potrebujem ale trochu 
nakopnut. Existuje velmi pekny ECL citac MC100E016 
(http://www.onsemi.com/pub/Collateral/MC10E016-D.PDF), ktory generuje 
pri preteceni pulz o dlzke jednej periody hodin. Nejak ma nevie napadnut 
ako ho nechat pocitat 400MHz hodiny a pulzy pretecenia aplikovat na ten 
40MHz signal so striedou 50%.
b.