oneskorenie v HDL

Jakub Ladman ladmanj@volny.cz
Pondělí Srpen 7 16:39:18 CEST 2006


Nepisete jestli se jedna o obecny verilog, nebo o syntezu pro konkretni hw. 
Predpokladam druhou moznost a tam se obavam, ze jina moznost, nez posuvny 
registr, nebo citac neexistuje.

Jakub

Dne pondělí 07 srpen 2006 16:17 joo@kie.sk napsal(a):
>    Nazdarek!
>
> Riesim jednu vec vo Verilog HDL, ale v principe je to otazka uplatnitelna
> na hocijake HDL.
>
> Potrebujem, aby jeden signal zotrval v logickej urovni nejaky cas. Ide to
> realizovat aj nejako inak ako pomocou n-bitoveho registra, ktorom budem
> pocitat hodinove takty? (Snazim sa usetrit macrocelly - frekvencia hodin a
> dlzka casu si vyzaduju pocitanie tak do 60, na co je potrebny 6-bitovy
> register). Znizenie taktu hodin nie je pripustna moznost.
>
> S pozdravom
>   Jookie
>
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list@list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list



Další informace o konferenci Hw-list