VHDL - obousmerna sbernice

[Milan]

IBUF... su primitivy priamo implementovane v suciastke.
Ano IBUF8 ... si budes musiet vytvorit sam /vyrobca suciastky ta nenuti 
pouzivat 8b. zbernice.../. Preto som ti poslal 2 zdrojovky, tam daco je.

--V cem by ten problem na FPGA mohl byt. Hodiny budu mit, minimalne 20MHz.
Ak budes mat k dispozicii rychle hodiny, tak preco ich nepouzivas, ten 
proces co si napisal je mozne napisat lepsie.
Zasada pre FPGA je:
- aby vsetky signaly iduce von alebo alebo signaly, kde maly zakmit moze 
zmenit stav cohokolvek, isli priamo spoza klopaku. Kombinacna logika v FPGA 
je riesena SRAM a pri prepinani stavov /adries SRAM/ vznikaju zakmity.
- aby vsetky klopaky pracovali /podla moznosti/ synchronne t.j. na jeden 
hodinovy signal. Signal ma potom na to aby sa dostal od jedneho klopaku k 
druhemu dost casu t.j. periodu hodin, bez hazardu...

t.j. ak hodiny su dostatocne rychle:
     pr_1: process (CLK,E,WR,i)
     begin
         if rising edge (CLK) then
             if (RW = '0') then
                if(E = '0') then
                   r <= i;
                else
                   r <= r;
                end if;
            else
                r <= r;
            end if;
         end if;
         if rising edge (CLK) then
             if (RW = '1')and(E = '0') then
                 en <= '1';
             else
                 en <= '0';
             end if;
         end if;
     end process;

Netvrdim ze to je to co potrebujes, nepoznam casove parametre, ale to je 
sposob pre synchr. navrh v FPGA. CPLD znesie toho hodne...

Milan

----- Original Message ----- 
From: "Petr Sremr" <petr.sremr@hwserver.cz>
To: "HW-news" <hw-list@list.hw.cz>
Sent: Monday, April 24, 2006 11:00 PM
Subject: Re: VHDL - obousmerna sbernice


Zdravim,

> Pochopil som dobre , nefuguje to  alebo co vlasne odomna chces?

Omlouvam se, ze jsem dotaz spatne specifikoval. Me slo hlavne o ty
varovani.

Jednobitovy pripad s pouzitim IBUF a OBUFE mi funguje dobre. Pokusil
jsem se to rozsirit na 8 bitu (IBUF8, OBUFE8). Docetl jsem se, ze
IBUF a OBUFE jsou primitivy a IBUF8 a OBUFE8 jsou makra. Ale vypada to,
ze ty makra neexistuji. Mam pocit, ze si ty komponenty budu muset
vytvorit sam... :-(

Dostavam hlaseni:

ERROR:NgdBuild:604 - logical block 'input' with type 'ibuf8' is unexpanded.
    Symbol 'ibuf8' is not supported in target 'xc9500xl'.
ERROR:NgdBuild:604 - logical block 'output' with type 'obufe8' is
unexpanded.
    Symbol 'obufe8' is not supported in target 'xc9500xl'.

Pokud projekt "prelozim" pro CoolRunner, dostanu stejne hlaseni "Symbol
'obufe8' is not supported in target 'xcr'."

Kde by mohl byt problem?

> - signal "en" bude realizovany iba kombinacnou logikou. V jednoduchom CPLD
> to nevadi, pri vacsich FPGA by si mal problem, chcelo by to hodiny.

V cem by ten problem na FPGA mohl byt. Hodiny budu mit, minimalne 20MHz.

--
Petr Sremr
HW group
_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list









__________ Informacia od NOD32 1.1504 (20060424) __________

Tato sprava bola preverena antivirusovym systemom NOD32.
http://www.eset.sk