FPGA/CPLD atd.

[Jakub Ladman]

Nemuzu rict ze s CPLD umim, ale prvni ferovy pokus v tom neco udelat je zde
http://bleesmrt.hopto.org/~ladmanj/spider/
Kdo uz se zajimal o projekt Ronja, bude vedet k cemu ze to je.
Funguje zda se na 100%, ale neodvazuji si tvrdit ze v kodu pro xilinxe neni 
zadna chyba. 
Je to psano ve Verilogu, protoze mi byl vnucen.
Musim rici, ze naucit se popisovat logiku pomoci Verilogu byl naprosto 
minimalni problem.
Hlavni problem byl naucit se myslet striktne synchronne. Veci co bych resil s 
pouzitim jednotlivych 74xx analogove (konkretne derivator - monostabilni 
klopak) jsem musel prekopat do synchronni logiky a nikdy driv jsem to 
nedelal. Pak jsem se taky blbec snazil signal vzorkovat signal kmitoctem 
mensim nez dvojnasobnym vuci signalu, presto ze o existenci pana Shannona 
jsem v te dobe davno vedel.
Nakonec se ale dilo zdarilo. Teda uplne hotove to neni, vim o nekolika 
nezavaznych chybach, ale take o jedne opravdu ostudne co se tyce obvodoveho 
reseni okolo. Schvalne se na to kouknete a prectete si seznam znamych chyb a 
odhadnete tu, za kterou se nejvic stydim :-) Slibuji ze na nove desce uz na 
to nezapomenu.

Kazdopadne to ale funguje a to je podstatne - alespon pro moji dalsi motivaci.

Prosim vas o poucnou kritiku, pokud mozno setrne podanou abych to prezil :-)
Diky
Jakub Ladman

PS: Bude to zajimat i majitele minila, je tam vcd soubor s nasamplovanym 
ethernet paketem.