FPGA (CPLD) a (a)synchronni navrh?

[Marek Peca]

Zdravim,

predesilam, ze me poznani a osviceni ohledne logickych obvodu jeste
nedosahlo do vsech hlubin a taju, ktere lze kolem dvou cislic a
zpetne vazby vypestovat, neovladam uvahy o vsech druzich hazardu v
asynchronnich obvodech.

V prave rozvinute diskusi jsem nepochopil toto:

#> FPGA znamena obrovsky pocet malych buniek "rozsypanych" po velkej
#> ploche cipu. Su viac vhodne pre sekvencnu logiku, ale je takmer
#> absolutnou nevyhnutnostou synchronny navrh kvoli tazko
#> zvladnutelnym oneskoreniam medzi bunkami.

%> zistis ze to co ti povedzme chodi na CPLD na FPGA bude nestabilne
%> apod. FPGA realizuju log.  funkciu na statickej pamati, co
%> vyzaduje prisne synchronny navrh...

v cem spociva problem navrhnout asynchronni obvod v FPGA?

a) udelat jde, ale zpozdeni budou tak velka, ze se to nevyplati?

b) je treba udelat jej poctive s osetrenim vsech hazardu, pak ale
bude fungovat bez problemu (a ocekavam, ze snad rychleji/lepe, nez
synchronni)?

c) z nejakeho, mne neznameho duvodu, udelat nejde?


Dekuji za odkryti jako clovek, ktery se rovnez snazi do problematiky
CPLD/FPGA proniknout.

Preji pekny den a zdravim, Marek P.