Prijem bitoveho toku v NRZ

[petrtoshw@ptmodel.cz]

Tento zpusob je prakticky shodny s tou AN XAPP224 od Xilinxu az na ty
synchronizacni posloupnosti, o tech tam pokud jsem to spravne precetl nic
nenasel. Oni to tam resi nejakou zbesilou uvahou o zjistovani hrany,
kterou jsem nejak nepochopil. Myslim ze synchro posloupnosti je dobry
napad i pro pripad pouziti PLL. Asi nemate nekde zverejneno neco vice o
Vasem reseni? Je mi to jasne z toho co jste napsal, ale kdyby to bylo k
nahlednuti, tak by mi to neuskodilo.  :o)
Diky

> resil jsem takovyto problem v Spartanu 3, bitova rychlost 80Mbit/s
> kodovani
> NRZ.
> Na zacatku kazdeho burstu mam synchronizacni smes 0101010...10101011. V
> mem
> pripade je tedy max. frekvence signalu 40MHz. Mam 4 kusy hodinoveho
> signalu
> o 80MHz, vzajemne posunute o 90st. Hodiny vzorkuji vzdy pri vzestupne
> hrane.
> Pri synchro smesi se pak vyberu ten hodinovy signal, ktery nejlepe
> vzorkuje
> a tim se pak navzorkuje cela posloupnost. Jen pro zajimavost, protoze ta
> sychnro smes musi mit urcitou min. delku a aby se mi tim moc nesnizila
> efektivni rychlost, pouzivam bursty o delce 256 datovych bitu + 32
> synchronizacnich. Pokud budete komunikovat po dratech, bude jiste stacit
> min
> synchro bitu...
>
> S pozdravem
> --
> Karel Radkovský
> www.dioda.cz
>
>
> ----- Original Message -----
> From: <petrtoshw@ptmodel.cz>
> To: <hw-list@list.hw.cz>
> Sent: Wednesday, November 23, 2005 5:21 PM
> Subject: Prijem bitoveho toku v NRZ
>
>
> Zdravim vsechny.
> Chtel bych se pritomnych dotazat jake jsou mozne zpusoby prijmu bitoveho
> toku (bez zadneho dalsiho kodovani), tedy v prostem NRZ kodu, respektive
> jakym zpusobem lze obnovit hodinovy signal z takovehoto signalu? Bitova
> rychlost by mela byt nad 100Mbit/s.
>
> Zatim jsem dopatral ze se pouziva obnoveni hodin pomoci fazoveho zavesu a
> jelikoz na to ma byt pouzito FPGA, tak jsem jeste narazil na AN XAPP224 od
> Xilinxu, kde se pouziva primo obnoveni uvnitr FPGA. Druhe reseni mi prijde
> vhodnejsi (bez pridavnych soucastek), ale treba mi nejaky zakladni zpusob
> unika. Napadne vas jeste neco jineho? Nejlepe neco co by slo implementovat
> do FPGA, ale beru cokoliv, staci jen naznak.
>
> Diky
> Tosa