VHDL - edge sensitive problem

[Jiri Beranek]

Pouzivam Xilinx Web pack 7.1i .

Dekuji 

J.

----- Original Message ----- 
From: "Daniel Valuch" <daniel.valuch@wanadoo.fr>
To: "HW-news" <hw-list@list.hw.cz>
Sent: Tuesday, July 12, 2005 3:45 PM
Subject: Re: VHDL - edge sensitive problem


myslim, ze na hranu mozete synchronizovat hociaky signal. Ake nastroje 
pouzivate na tvorbu VHDL a kompilaciu? Tych 8 zbernic je tam na rychlu 
distribuciu hodin po dedikovanych zberniciach po celom cipe. Ak 
pouzijete hotove makro na synchronny obvod, ktore automaticky 
predpoklada vyuzitie rychlej casovacej linky tak to asi moze byt problem.
Overim este s kolegom expertom :-)
b.


Jiri Beranek wrote:

>Ano toto vsechno vim, jen jsem chtel zjistit jak to udelat, kdyz
>hodiny na existujicim navrhu nejsou pripojene na GCK.
>
>A jeste otazka: Opravdu na hranu muze reagovat jen tech 8(4) lajn?
>
>Dekuji Jirka B.
>
>  
>

_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list