VHDL - cteni vstupu v processu

[Milan]

Stalo sa mi ze implementacia korektne napisaneho LATCHu vo VHDL menila 
preklad od prekladu chovanie /a nie v jednom pripade i ked uznavam ze to 
boli vsetko FPGA/. Takze teraz robim iba synchronne, bez LATCH a viem ze ak 
fitovanie  neprekroci oneskorenie definovane pouzitymi hodinami, opakovane 
fitovanie je 100%. Co vobec neplati pre pre hazardy a rozne oneskorenia pri 
asynchronnych dejoch.
Takze:
-zatial som sa vzdy uspesne asynchronnym rieseniam vyhol
-ak prekrocite max. oneskorenie klopak-klopak dane pouzitymi hodinami, tak 
je to mozne
-nie preto ze by asynchronny navrh nevedeli, ale vnutorna struktura FPGA ho 
neumoznuje spolahlivo implementovat /hlavna pricina-log. funkcia je 
realizovana pomocou RAM!!!/
-a tie LATCH su fakt pravda i ked Xilinx sa tym nechvali, stalo sa mi to a 
nie raz /ak nema suciastka priamo LATCH moznost, VHDL je vskutocnosti 
implementovane asynchronne!!!/.

Milan


--- Original Message ----- 
From: "Danhard" <danhard@volny.cz>
To: "[HWnews]" <hw-list@mailman.nethouse.cz>
Sent: Tuesday, October 05, 2004 10:49 AM
Subject: Re: VHDL - cteni vstupu v processu


> Nekdy se asynchronnimu reseni nevyhnete a tam se muzete dostat do oblasti
> metastabilit.
> U FPGA jsem dosahl i stavu, ze vnitrni KO se pro cast dalsich funkci 
> choval
> jako "0" pro ostatni jako "1", a pak ze logika nekeca ! :o)
> Pouziti synchronniho designu vam poradi i "odbornici" od Xilinxu (treba 
> Asix
> :o), protoze asynchronni design proste neumi.
> U jake ho pouziti LATCHE jsou u Xilinxu problemy ??
>
> Danhard
>
>> Najlepsi liek na problemy s oneskorenim je prisne synchronny navrh. Pri
>> spracovani je tam potom max. mozne oneskorenie dane periodou hodin. T.j.
>> navzorkovat vstupne data a asynchronne signaly rovnakymi hodinami a dalej
>> ich spracovavat iba synchronne s hodinami. V zlozitejsich pripadoch treba
>> samozrejme definovat oneskorenia medzi vstupom a prvym klopakom. Ale
>> vzhladom na to ze dalej sa pracuje iba s navzorkovanymi signalmi,
>> implementacia je jednoducha.
>> Toto samozre desatnasobne plati u FPGA kde je to asi jedina cesta
>> spolahliveho navrhu. Zo skusenosti sa mi nikdy nevyplatil asynchronny 
>> navrh
>> a u Xilinxu su problemy aj pri pouzivani LATCHov.
>>
>> Milan
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> HW-list@mailman.nethouse.cz
> http://mailman.nethouse.cz/mailman/listinfo/hw-list
>
>
>
>
> __________ Informacia od NOD32 1.884 (20041004) __________
>
> Tato sprava bola preverena antivirusovym systemom NOD32.
> http://www.eset.sk
>
>