VHDL - cteni vstupu v processu

[Jiri Bezstarosti]

Mate pravdu, zpozdeni zmeny dat za hranou je opravdu slusne, jen jsem chtel
byt chytrejsi a popsal situaci co nejjednoduseji to slo. V realu jde o kus
pameti prilepene k CPLD. Sice uz mam takovou aplikaci, ale tam jsem hranou
zvetsil adresu a dalsi hranou cetl data atd. Stacilo to a bylo to s
jistotou, ale nekdy clovek potrebuje tomu trochu prilozit pod kotlem, takze
tady treba cist data a zaroven zvednout adresu :). Do "Timing Report" koukam
vzdycky hned jak neco fitnu, ale ne vzdy vsechno hned chapu, takze se radeji
ptam.

Slo mi o to, zda VHDL jako takove nerika treba striktne, ze se musi
prekladat tak, ze se v procesu naberou vstupy hranou do nejakych latchu a
tam drzi a tedy jakakoli zmena po hrane se uz neprojevuje atd. atp., proste
jestli neexistuje nejake takove vseobecne pravidlo pro preklad.

--
Jiri Bezstarosti

----- Original Message -----
From: "Tomas Mainzer" <tmgprs@t-email.cz>
To: "[HWnews]" <hw-list@mailman.nethouse.cz>
Sent: Monday, October 04, 2004 9:05 PM
Subject: Re: VHDL - cteni vstupu v processu


> VHDL byl puvodne vyvinut pro simulacni ucely - tedy to co popisujete
> popisujete je stav idealni
> (i kdyz prave pro simulacni ucely lze jazykem popsat i nejruznejsi
zpozdeni,
> ale toto zase neni podporovano syntetizatorem)
> Pri prekladu se z tohoto popisu nejakym zpusobem syntetizuje obvod se
vsemi
> realnymi dusledky -
> tedy i se zpozdenimi, nabeznymi/dobeznymi hranami atp.
> Vy si (jako vyvojar) samozrejme muzete definovat nejruznejsi syntetizacni
> omezeni a pravidla,  ktera se
> syntetizator bude snazit splnit, ale toto obvykle jiz mimo vlastni VHDL
> popis.
> Proto take existuji simulace logicka (ktera vychazi jen z VHDL popisu)
> a simulace casova (ktera vychazi jiz z nafitovaneho obvodu a jeho
> konktetnich zpozdeni).
>
> Tedy odpoved zni: nebezpeci zde ciha na kazdem rohu;-))
>
> Pokud je o ty vstupy - pro synchronni obvod budou pravdepodobne i ty
"nove"
> vstupy odvozeny od hodin a tedy budou mit take sve zpozdeni. Diky tomu vam
> toto muze normalne fungovat.
> (Nepisete jesli je to urceno do CPLD ne FPGA. U FPGA je pak honeni
zpozdeni
> o rad vetsi "legrace").
> Jinak zpozdeni, presahy atp. jsou uvedeny v DS.
>
> T.M.