Re: cpld xilinx problém?!

[Danhard]

CPLD za to rozhodne nemuze, je to vec prekladu.
Kosta ti psal, at zkusis rozepsat
shift1 = {shift1[1:0], trig0}; na
shift1 = {shift1[1], shift1[0], trig0};

Danhard

ps. pisu ABEL-HDL, syntaxi VERILOGu neznam, ale ani HDL by tvuj zapis
nezkouslo :o)


> On Saturday 02 October 2004 18:59, Danhard wrote:
> > Tedy s problemem to asi nesouvisi, ale nema byt ?
> >
> > assign trig1 = shift1[2]|shift1[1]|shift1[0]|trig0;
> To mate samozrejme pravdu, diky, ale skutecne to problem neresi.
> Mrzi mne, ze se nikdo dalsi neozval, ja totiz nevim, jestli mam chybu v
> zapisu, nebo jestli jsem narazil na nejake omezeni, ktere to cpld-cko ma.
> Jakub Ladman
> >
> > Danhard
> >
> > > Mam nasledujici problem potrebuji implementovat do XC9572XL to co je v
> >
> > priloze
> >
> > > pacdet_schema_od_ruky.jpg (doufam, ze prilohy projdou).
> > > Pisu to ve verilogu kvuli dohode se spoluautory a popsal jsem to takto:
> > >
> > > module pacdet (out, in, clk_f, clk_h);
> > >  output out;
> > >  input in, clk_f, clk_h;
> > >
> > >  reg [1:0] shift0;
> > >  reg [2:0] shift1;
> > >  reg  shift2;
> > >  reg [1:0] shift3;
> > >
> > >  wire  trig0;
> > >  wire trig1;
> > >  wire trig2;
> > >  assign trig0 = shift0[1]^shift0[0];
> > >  assign trig1 = shift1[2]|shift1[1]|shift1[0];
> > >  assign trig2 = trig1|shift2;
> > >
> > >  always@(posedge clk_f)
> > >   begin
> > >    shift0 = {shift0[0], in};
> > >    shift1 = {shift1[1:0], trig0};
> > >   end
> > >  always@(posedge clk_h)
> > >   begin
> > >    shift2 = trig1;
> > >    shift3 = {shift3[0], trig2};
> > >   end
> > >  assign out = trig2 & shift3[1] & shift3[0];
> > > endmodule
> > >
> > > Ovsem kdyz spustim View RTL schematic, tak vidim, ze dvoubitovy posuvny
> > > registr shift1 vlevo nahore (v pacdet.pdf) ma pripojeny pouze hodiny a
> >
> > vstupy
> >
> > > a vystupy jsou naprosto nepochopitelne odpojeny.
> > > Podle logu to vypadlo pri nejaky optimalizaci.
> > > Vidite nekdo duvod proc?
> > > Diky
> > > Jakub Ladman