cpld xilinx problém?!

[Jakub Ladman]

Mam nasledujici problem potrebuji implementovat do XC9572XL to co je v priloze 
pacdet_schema_od_ruky.jpg (doufam, ze prilohy projdou). 
Pisu to ve verilogu kvuli dohode se spoluautory a popsal jsem to takto:

module pacdet (out, in, clk_f, clk_h);
 output out;
 input in, clk_f, clk_h;
 
 reg [1:0] shift0;
 reg [2:0] shift1;
 reg  shift2;
 reg [1:0] shift3;

 wire  trig0;
 wire trig1;
 wire trig2;
 assign trig0 = shift0[1]^shift0[0];
 assign trig1 = shift1[2]|shift1[1]|shift1[0];
 assign trig2 = trig1|shift2;

 always@(posedge clk_f)
  begin
   shift0 = {shift0[0], in};
   shift1 = {shift1[1:0], trig0};
  end
 always@(posedge clk_h)
  begin
   shift2 = trig1;
   shift3 = {shift3[0], trig2};
  end 
 assign out = trig2 & shift3[1] & shift3[0];
endmodule

Ovsem kdyz spustim View RTL schematic, tak vidim, ze dvoubitovy posuvny 
registr shift1 vlevo nahore (v pacdet.pdf) ma pripojeny pouze hodiny a vstupy 
a vystupy jsou naprosto nepochopitelne odpojeny.
Podle logu to vypadlo pri nejaky optimalizaci.
Vidite nekdo duvod proc?
Diky
Jakub Ladman
------------- další část ---------------
Netextová příloha byla odstraněna...
Jméno: pacdet.pdf
Typ: application/pdf
Velikost: 14224 bytes
Popis: [žádný popis není k dispozici]
Url : http://list.hw.cz/pipermail/hw-list/attachments/20041002/f61e9d56/attachment-0002.pdf 
------------- další část ---------------
Netextová příloha byla odstraněna...
Jméno: pacdet_schema_od_ruky.jpg
Typ: image/jpeg
Velikost: 59505 bytes
Popis: [žádný popis není k dispozici]
Url : http://list.hw.cz/pipermail/hw-list/attachments/20041002/f61e9d56/attachment-0002.jpg