vhdl

[Jozef Maslík]

Zdravim !

Mate pravdu, ak pouzivate FPGA express (velmi stupidny synthetizer -
nepozna toho ovela viac ;-) ) tak ignoruje after "cas", musite pouzit
externy casovac s vhodnou frekvenciou a vytvorit oneskorovaci process -
napriklad nejake pocitadlo imulzov z externeho casovaca a po nacitani
pozadovaneho poctu synchronizovat dalsie udalosti.
Netvrdim ze neexistuje aj ine riesenie. Casto zavisi od inteligencie
synthetizatora ako sa vysporiada s danou konstrukciou algoritmu.

S pozdravom Jozef Maslik

-----P?vodn? zpr?va-----
Od: owner-hw-news@list.gin.cz [mailto:owner-hw-news@list.gin.cz] za
u?ivatele Jakub Slajs
Odesl?no: 21. febru?ra 2002 16:32
Komu: hw-news@list.gin.cz
P?edm?t: vhdl

Zdravim,

mel bych jeden dotaz ohledne VHDL. Pri pristupu na sbernici potrebuju
dodrzet jisty
minimalni hold/setup time. V pripade behavioral modelu to jde udelat
snadno pomoci
"after", ale predpokladam ze takovyto model nepujde syntetizovat.
Netusite nekdo
jak na to?

Dekuji,

Jakub Slajs

_________________________________________________________
Do You Yahoo!?
Get your free @yahoo.com address at http://mail.yahoo.com