VHDL

[Jan Smrz]

>Dobry den,
>
>potreboval bych poradit jak mam ve vhdl pro xilinx cpld obvod napsat
obousmernou zbernici.
>
>Na vyvodech IO mam obousmernou branu A a B. A pomoci nejake logiky ovladat
tok dat jednou z A na B a jindy B na A. Zatim >vsechny moje pokusi
nefungovali. Fungovalo to je jednim smerem a to kdyz A bylo vstupni a B
vystupni. Tak to perfekne slapalo >z A na B.
>
>Dik za kazde info.
>
>Pavel Prochazka
>hacesoft@mujmail.cz
>www.prochazka.zde.cz

Delam sice s FPGA, ale syntaxe by snad mela byt podobna.

1. sbernici si definujte jako inout

napr. data_bus:inout std_logic_vector(7 downto 0);

2. cteni:

data_in<=data_bus;

3. zapis:

data_bus<=data_out when (write_enable='1') else "ZZZZZZZZ";  - tristavove
rizeni vystupu

Jan Smrz