EPP jeste jednou

[Marek Krenzelok]

----- Original Message -----
From: "Michal Krestan" <krestan@hw.cz>
To: "Multiple recipients of list" <hw-news@list.gin.cz>
Sent: Sunday, March 25, 2001 10:09 PM
Subject: EPP jeste jednou


>
>
>
> Mam jeste jeden problam s EPP parallelnim portem pripojenym ke Xilinxu.
jak jsem jiz jednou psal, mam v aplikaci na primo pripojeny FPGA 5202.
Problem je v tom, ze se mi nepodarilo rozchodit komunikaci tak, aby
nedochazelo k chybam pri prenosu. Vse se lisi pocitac od pocitace a napr.
kdyz tam posilam data jeden byte za druhym tak to treba chodi, pak je nejaky
delay a poslu jeden byte a prijme to uplnou blbost;-( Jde mi o to, jak je
nejvhodnejsi provest osetreni signalu z portu, jestli jak velky pull-up,
nebo neco jineho. Kdyz jsem to meril osciloskopem, tak hrany tech signalu
jsou docela dobre. Pokud by mel nekdo uz neco takoveho ve funkci podobe, rad
bych uvital nejaky source pro toho Xilinxe. Pro navrh pouzivam Foundation
Base 2.1.

Asi vam moc nepomuzu, ale my se paralelniho portu vzdali - je to zmatek ve
standardech a vysledky nejsou rovny vynalozenemu usili. Kdyz se navic
podivate na podporu paralelniho portu v modech EPP a ECP pod ruznymi
operacnimi systemy, tak to ma clovek fakt dost ...

Presli jsme na embedded ethernet - levne, standardni, rychle ... rada
jednochipu dnes toto nabizi ... jsou i takove, ktere primo implementuji
TCP/IP ... a to pak jste s danym zarizenim rovnou o kategorii vyse ...

-pekr-


>
> Michal