Xilinx, verilog - problem

[Jakub Ladman]

Jsem začátečník co se týče verilogu.
Do svého projektu pro XC9500XL jsem přikopíroval z příkladu na webu tento 
čítač.

module counter(out, clk, reset); 

        parameter WIDTH = 16;

        output [WIDTH - 1 : 0] out;
        input               clk, reset;

        reg [WIDTH - 1 : 0]   out;
        wire                clk, reset;

        always @(posedge clk)
     out <= out + 1;

        always @reset
        if (reset)
                assign out = 0;
        else
                deassign out;

endmodule // counter

Pokud mu v nadřazeným modulu dám jako reset natvrdo nulu, tak to funguje.

Pokud reset připojím jinam, není to ani na pin, ale reset je výsledkem 
rovnice, která zpracovává i vstup z pinu. tak mi webpack vyhodí tohle.

Synthesizing Unit <counter>.
    Related source file is test.v.
ERROR:Xst:734 - Multiple clock synchronization not supported.
ERROR:Xst:739 - Failed to synthesize logic for signal <out>.
ERROR:Xst:1431 - Failed to synthesize unit <counter>.
-->

Total memory usage is 45112 kilobytes


ERROR: XST failed
Process "Synthesize" did not complete.

Neumíte poradit, co s tím? Hledal jsem na webu ale neúspěšně.
Díky
Jakub Ladman